Claims (2)
발진하여 클럭신호(fs, 64fs, 128fs)를 발생하는 클럭발생부(11)와, 입력되는 아날로그 신호(AI)를 상기 클럭신호(fs)에따라 16비트 디지탈 신호로 변환하는 아날로그/디지탈 변화기(12)와, 상위비트 제어신호(UPLD) 및 하위비트 제어신호(LOLD)에 따라 상기 아날로그/디지탈 변화기(12)의 출력신호를 저장 및 8비트로 출력하는 메모리(13)와, 상기 클럭신호(64fs, 128fs)에 따라 상기 메모리(13)로 상위비트 및 하위비트 제어신호(UPLD)(LOLD)를 출력함과 아울러 메모리(13)가출력하는 8비트 디지탈신호(DI)를 16비트로 변환하여 출력 및 감쇠신호(ATT)에 따라 감쇠시켜 출력하는 감쇠부(14)와, 상기 감쇠부(14)의 출력 디지탈 신호(DO)를 상기 클럭신호(fs)에 따라 아날로그 신호(AO)로 변환 출력하는 디지탈/아날로그변환기(15)로 구성함을 특징으로 하는 디지탈음성신호의 감소회로.A clock generator 11 that oscillates to generate clock signals fs, 64fs, and 128fs, and an analog / digital converter for converting the input analog signal AI into a 16-bit digital signal in accordance with the clock signal fs ( 12), a memory 13 for storing and outputting the output signal of the analog / digital converter 12 in 8 bits according to the upper bit control signal UPLD and the lower bit control signal LOLD, and the clock signal 64fs. And outputs the upper and lower bit control signals UPLD and LOLD to the memory 13 according to 128 fs, and converts the 8-bit digital signal DI output from the memory 13 into 16 bits. An attenuator 14 for attenuating and outputting the attenuated signal ATT and a digital output for converting the output digital signal DO of the attenuator 14 into an analog signal AO according to the clock signal fs. A digital audio signal reduction circuit comprising: an analog converter (15).
제1항에 있어서, 감쇠부(14)는 클럭신호(64fs, 128fs) 및 감쇠신호(ATT)에 따라 상위비트 제어신호(UPLD), 하위비트 제어신호(LOLD), 상위비트 클럭신호(UPCK), 하위비트 클럭신호(LOCK),데이타변환 클럭신호(DTCK)및 출력 클럭신호(OTCK)를 출력함과 아울러 감쇠제어신호(ATEN)를 출력하는 타이밍 제어부(21)와, 상기제어신호(UPLD, LOLD) 및 클럭신호(UPCK,LOCK,DTCK)에 따라 8비트 디지탈 신호(DI)를 16비트로 변환하여 직렬 출력하는 16비트 변환부(22)와, 상기 16비트변환부(22)의 출력신호를 통과시킴과 아울러 감쇠제어신호(ATEN)에 따라 상위 비트에 0비트를 추가하여 감쇠 출력하는 0비트 추가부(23)와, 상기 0비트 추가부(23)의 출력 신호를 상기 출력신호(OTCK)에 따라 출력하는 출력 레지스터(24)로 구성함을 특징으로 하는 디지탈 음성신호의 감쇠회로.The attenuation unit 14 according to claim 1, wherein the attenuation unit 14 includes a higher bit control signal UPLD, a lower bit control signal LOLD, and an upper bit clock signal UPCK according to the clock signals 64fs and 128fs and the attenuation signal ATT. A timing controller 21 for outputting the lower bit clock signal LOCK, the data conversion clock signal DTCK, and the output clock signal OTCK, and outputting the attenuation control signal ATEN, and the control signal UPLD, A 16-bit converter 22 for converting an 8-bit digital signal DI into 16 bits and outputting the serial signal in accordance with LOLD) and a clock signal (UPCK, LOCK, DTCK) and the output signal of the 16-bit converter 22. A 0-bit adder 23 for attenuating and adding 0 bits to the upper bits according to the attenuation control signal ATEN and passing the output signal of the 0-bit adder 23 to the output signal OTCK. An attenuation circuit for a digital audio signal, characterized in that it comprises an output register (24) for outputting in accordance with.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.