KR930010726B1

KR930010726B1 - Isolation method of semiconductor

Info

Publication number: KR930010726B1
Application number: KR1019900003161A
Authority: KR
Inventors: 김홍식; 김기홍
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-03-09
Filing date: 1990-03-09
Publication date: 1993-11-08
Also published as: KR910017584A

Abstract

The device-isolation method of a semiconductor device is characterized by (a) forming an oxide film (2), a nitride film (3) and a trench mask layer (4) on a P-type semiconductor substrate (1) in order, and patterning the films to expose the isolation region of the substrate, (e) etching the exposed substrate to form a trench, (d) removing the formed oxide film by the oxidizing process, (e) forming an oxide film (7) on the side and the botton of the trench, and removing the film on the bottom of the trench by the anisotropic etching, (f) ion-implanting a P-type impurity, (g) growing an epitaxial layer (8) to bury the trench, and (h) removing the residual films (2,3). The method is applied for the mfr. of a high integrated MOS IC.

Description

Device Separation Method of Semiconductor Devices

제1a, b와 제2a, b도는 종래의 반도체 장치의 소자분리 방법을 설명하기 위한 구조단면도.1A, 2B and 2A, 2B are structural cross-sectional views for explaining a device isolation method of a conventional semiconductor device.

제3a~f도는 본 발명에 따른 반도체 장치의 소자분리 방법을 도시한 제조 공정도.3A to 3F are manufacturing process diagrams showing a device isolation method for a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : P형 기판 2 : 산화막1: P-type Substrate 2: Oxide Film

3 : 질화막 4 : 트랜치 마스크층3: nitride film 4: trench mask layer

5 : 포토레지스트 6 : 트랜치5: photoresist 6: trench

7 : 소자분리산화막 8 : 에피택셜층7: device isolation oxide film 8: epitaxial layer

9 : 필드산화막9: field oxide film

본 발명은 반도체 장치의 소자분리공정(Isolation)에 관한 것으로, 특히 소자분리 공정시 산화막(Oxide)을 실리콘 기판내에 기둥형으로 형성하여 소자분리 영역(Area)이 의한 칩면적의 증가를 배제하므로서 고집적 MOS IC에 적당하도록 한 트랜치 에피택셜 몰입 아이솔레이션(TEMI : Trench-Epi Merged Isolation)공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation process of a semiconductor device. In particular, during the device isolation process, an oxide layer is formed in a silicon substrate in a pillar shape, thereby eliminating an increase in chip area due to a device isolation area. The present invention relates to a trench epitaxial immersion isolation (TEMI) process suitable for MOS ICs.

종래의 소자분리 방법으로는 LOCOS(Local Oxldation Of Silicon), 트랜치(Trench), SWAMI(Side Wall Masked Isolation)등 수많은 방법이 있는데, 니와 같은 종래의 소자분리방법중 LOCOS방법은 제1a도에 도시된 바와 같이 n형 또는 p형 실리콘기판(1)위에 질화막(Si3N4)의 스트레스(stress)를 방지하기 위한 산화막(2 : SiO₂)를 성장(Stress Relief Oxide, Pad Oxide, Base Oxide 등으로 칭함)시킨후, 질화막(3 : Si3N4)을 LPCVD방법으로 증착시키고, 포토레지스터(3)를 이용한 사진식각공정에 의해 액티브 영역(Active Area : 제1도에서 포토레지스터가 남아 있는 부분)을 정의하고, 상기 포토레지스터 패턴을 마스크로 하여 질화막(3)을 에칭한 다음 포토레지스트(5)을 제거(strip)한다.Conventional device isolation methods include a number of methods such as local oxide of silicon (LOCOS), trenches, side wall masked isolation (SWAMI), and the like. As described above, an oxide film (SiO ₂ ) is grown on the n-type or p-type silicon substrate 1 to prevent stress of the nitride film Si 3 N 4 (referred to as stress relief oxide, pad oxide, base oxide, etc.). Then, a nitride film 3: Si3N4 is deposited by the LPCVD method, and an active area is defined by a photolithography process using the photoresist 3, and the photoresist remains in FIG. The nitride film 3 is etched using the resist pattern as a mask, and then the photoresist 5 is stripped.

이후 제1b도와 같이 산화공정을 실시하여 상기 질화막(3)이 식각됨 부분에 두꺼운 필드 산화막(9)을 형성시키고 부분적으로 남아있는(액티브 영역) 질화막(3)을 155℃정도의 인산(H3PO4)에 담가 제거한다.Subsequently, as shown in FIG. 1B, an oxidation process is performed to form a thick field oxide film 9 at the portion where the nitride film 3 is etched, and the partially remaining (active region) nitride film 3 is phosphoric acid (H 3 PO 4) of about 155 ° C. Soak in to remove.

또한 트랜치 소자분리방법은 제2a도에 도시한 바와 같이 실리콘기판(1)을 트랜치 마스크층(Trench Nask Layer)(도시되지 않음)을 사용하여 선택적으로 식각하여 소자분리영역에 트랜치를 형성한후 상기 트랜치가 매립되도록 LTO등의 절연체(10)를 증착한후 에치백(Etch Back)을 하여 트랜치 내에만 상기 절연체(10)를 남긴다.In the trench isolation method, as illustrated in FIG. 2A, the silicon substrate 1 is selectively etched using a trench mask layer (not shown) to form a trench in the isolation region. After depositing an insulator 10 such as an LTO such that the trench is buried, the insulator 10 is left in the trench by etching back.

그러나 이와 같은 종래의 아이솔레이션 방법중 LOCLD방법은 제1b도에 도시한 바와 같이 버즈빅(Bird's Beak : ＂가＂부분)에 의해 액티브 영역이 소모되고 그에 따른 좁은 폭효과(Narrow Width Effect; Field Oxide에 의해 Channel Width가 좁아짐에 따라 Gate의 threshold Voltage가 증가하는 현상)가 발생하고, 트랜치 소자 분리방법은 제2b도에 도시된 바와 같이 넓은 영역(＂나＂부분)에서는 절연체(10) 형성이 불가능해지는 문제점이 있었다.However, in the conventional isolation method, the LOCLD method consumes the active area by the Bird's Beak as shown in FIG. 1B, and accordingly, the Narrow Width Effect (Field Oxide) is used. As a result, the threshold voltage of the gate increases as the channel width narrows, and in the trench isolation method, the insulator 10 cannot be formed in a wide region (as shown in FIG. 2B). There was a problem.

이에 따라 본 발명은 상기한 문제점들을 배제하기 위한 것으로서 제3a-f도를 참고로 제조방법을 상세히 설명하면 다음과 같다.Accordingly, the present invention will be described in detail with reference to Figure 3a-f as a way to exclude the above problems as follows.

우선 제3a도에 도시된 바와 같이 P형 기판(1)위에 산화막(2)을 성장시킨후 LPCVD방법으로 질화막(3)과 PSG(Phospho-Silicate Glass) 또는 BPSG (Borophospho-Silicate Glass) 또는 두꺼운 산화막으로 된 트랜치 마스크층(4)을 차례로 증착시킨 다음, 트랜치 형성을 위한 포토레지스트 패턴(5)을 마스크로 사용하여 상기 트랜치 마스크층(4)과 질화막(3) 및 산화막(2)을 식각한다.First, as shown in FIG. 3A, an oxide film 2 is grown on the P-type substrate 1, and then, the LP film method is used to form the nitride film 3, PSG (Phospho-Silicate Glass) or BPSG (Borophospho-Silicate Glass) or thick oxide film. The trench mask layer 4 is sequentially deposited, and the trench mask layer 4, the nitride film 3, and the oxide film 2 are etched using the photoresist pattern 5 for forming the trench as a mask.

이후 제3b도에 도시된 바와 같이 상기 포토레지스트(5)를 제거한 후 노출된 기판을 식각하여 트랜치를 형성한 다음 트랜치 형성을 위한 식각시 손상(Damage)을 제거하기 위해 산화공정을 행하고 나서 이에따라 형성된 산화막(도시하지 않음)을 제거한다.Thereafter, as shown in FIG. 3B, the photoresist 5 is removed, the exposed substrate is etched to form a trench, and then an oxidation process is performed to remove damage during etching to form the trench. The oxide film (not shown) is removed.

다음에는 제3c도에 도시된 바와 같이 소자분리를 위한 산화공정을 수행하여 트랜치 측벽과 바닥에 산화막(7)을 형성한 다음 제3d도에 도시된 바와 같이 측벽 산화막만 남기고 바닥에 형성된 산하막(7)을 제거하기 위해 RIE(Reactive Ion Etch)를 실시한다.Next, as shown in FIG. 3c, an oxide process for device isolation is performed to form an oxide film 7 on the trench sidewalls and the bottom, and then as shown in FIG. Perform RIE (Reactive Ion Etch) to remove 7).

이때 형성된 기둥형의 측벽 산화막(7)이 소자간의 아이솔레이션을 이루며, 그 두께는 150[Å]정도로도 10V의 브레이크 다운(Break Down)을 방지할 수 있다. 이어서 벌크(1)(Bulk : P-Subtrate)와의 접촉을 좋게하기 위한 ＂B, BF2＂등을 이용한 P형 이온주입을 실시하고, 제3e도에 도시된 바와 같이 실리콘 선택 에피택시(Si Selective Epitaxy)공정에 의해 트랜치 에피택셜층(8)을 형성한다. 이때 불순물의 양을 조절하여 원하는 농도의 에피텍셜층(8)을 형성할 수 있다.The columnar sidewall oxide film 7 formed at this time forms isolation between the elements, and the thickness of the columnar sidewall oxide film 7 can prevent the breakdown of 10V. Subsequently, P-type ion implantation using B, BF2, or the like for better contact with the bulk 1 (Bulk: P-Subtrate) is carried out, and as shown in FIG. 3e, Si Selective Epitaxy The trench epitaxial layer 8 is formed by the process. In this case, the amount of impurities may be adjusted to form the epitaxial layer 8 having a desired concentration.

다음 질화막(3)과 산화막(2)을 제거함으로서 제3f도와 같은 기둥형의 얇은 소자 분리산화막(7)이 형성된다.Next, by removing the nitride film 3 and the oxide film 2, a columnar thin element isolation oxide film 7 as shown in Fig. 3f is formed.

따라서 본 발명에 따른 트랜치 에피택셜 몰입 아이솔레이션은 소자분리 산화막(7)의 두께에 의해 절연이 가능해지므로 소자분리 영역에 의한 액티브영역의 소모가 없어지고, 따라서 고집적 MOS IC의 제조에 큰효과를 갖게 되며, CMOS 구조에서 산화막 아이솔레이션에 의한 속도(Speed) 개선 및 래치-업(Latch-Up)특성에 유리하며 SOI(Silicon On Insulating) 혹은 SOS(Silicon On Sapphire) 구조에서 문제가 되는 기판(substrate)에 바이어스(bise)잡는 것이 유리하며, SMOS 제작중 액티브 마스크가 스킵(Skip)되고 산화막 아이솔레이션에 필요한 많은 공정이 단순화되는 효과를 갖는다.Accordingly, the trench epitaxial immersion isolation according to the present invention can be insulated by the thickness of the device isolation oxide film 7, thereby eliminating the consumption of the active region by the device isolation region, and thus has a great effect in the fabrication of a highly integrated MOS IC. , CMOS is advantageous for speed improvement and latch-up characteristics by oxide isolation, and bias on substrates that are problematic in SOI (Silicon On Insulating) or SOS (Silicon On Sapphire) structures It is advantageous to hold it, and the active mask is skipped during SMOS fabrication, and many processes required for oxide isolation are simplified.

또한 트랜치 에피택셜 몰입층(8)을 N형 Well(P형 기판 사용시)로도 사용할 수 있어 디자인틀(Design Rule)을 감소시킬 수 있으므로 CMOS의 집적도 향상에 크게 기여할 수 있다.In addition, the trench epitaxial immersion layer 8 can also be used as an N-type well (when using a P-type substrate), which can reduce the design rule, thereby greatly contributing to the integration of CMOS.

Claims

Forming an oxide film 20, a nitride film 3, and a trench mask layer 4 on the P-type semiconductor substrate 1 in turn, and then patterning the films to expose the device isolation region of the semiconductor substrate 1; Etching the semiconductor substrate to form a trench; oxidizing the resultant by oxidizing; removing an oxide film formed; forming an oxide film 7 on the side and bottom of the trench, and then anisotropically etching the bottom portion. Removing only the oxide film, implanting P-type impurities, growing the epitaxial layer 8 by a silicon selective epitaxial process, and embedding the trench, and the oxide film 3 remaining on the substrate. And removing the nitride film (30).