KR930009006B1 - Signal transmission device of elevator - Google Patents

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KR930009006B1
KR930009006B1 KR1019890001094A KR890001094A KR930009006B1 KR 930009006 B1 KR930009006 B1 KR 930009006B1 KR 1019890001094 A KR1019890001094 A KR 1019890001094A KR 890001094 A KR890001094 A KR 890001094A KR 930009006 B1 KR930009006 B1 KR 930009006B1
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강효동
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금성산전 주식회사
이희종
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    • B66—HOISTING; LIFTING; HAULING
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    • B66B1/00—Control systems of elevators in general

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  • Automation & Control Theory (AREA)
  • Indicating And Signalling Devices For Elevators (AREA)
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Abstract

A signal transmission apparatus for an elevator includes signal transmission systems each of which has a CPU, an interrupt controller, a bus transceiver for converting the lower 8-bit address signal of the CPU to data signal, a first decoder for combining the upper 8-bit address signal of the CPU, a second decoder for combining the control port signal of the CPU, a counter for dividing the clock of the CPU and applying it as transmission and reception signals, and a data communication interface controlled by the control signal of the second decoder for performing transmission and reception of data with 8-bit serial data signal, thereby simplifying the installation of a signal transmission line and reducing the installation cost without false or poor wiring.

Description

엘리베이터의 신호전송장치Signal Transmitter of Elevator

제 1 도는 종래의 엘리베이터 신호전송장치 회로도.1 is a circuit diagram of a conventional elevator signal transmission apparatus.

제 2 도는 본 발명의 엘리베이터 신호전송장치 블럭도.2 is a block diagram of an elevator signal transmission apparatus of the present invention.

제 3 도는 제 2 도 신호전송 시스템의 상세회로도.3 is a detailed circuit diagram of a signal transmission system of FIG.

제 4 도 및 제 5 도는 제 3 도의 송신시 및 수신시 데이타 예시 파형도.4 and 5 are exemplary waveform diagrams of data at the time of transmission and at the time of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 1호기제어반 12, 22 : 신호전송시스템10: Unit 1 control panel 12, 22: Signal transmission system

20 : 2호기제어반 121, 221 : 중앙처리장치20: Unit 2 control panel 121, 221: Central processing unit

122, 222 : 인터럽트 콘트롤러 123, 223 : 버스트랜시버122, 222: interrupt controller 123, 223: bus transceiver

124, 125, 224, 225 : 디코더 126, 226 : 카운터124, 125, 224, 225: Decoder 126, 226: Counter

127, 227 : 데이타통신인터페이스부127, 227: data communication interface unit

본 발명은 2대의 엘리베이터를 병렬운전함에 있어서, 호기상호간에 신호를 전송하는 신호전송장치에 관한 것으로, 특히 마이크로프로세서 시스템을 이용하는 엘리베이터에 적당하도록 한 신호전송장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission device for transmitting signals between mutually exhaled aircraft in parallel operation of two elevators, and more particularly to a signal transmission device suitable for an elevator using a microprocessor system.

제 1 도는 종래의 릴레이방식을 이용한 신호전송장치 회로도로서, 이에 도시한 바와같이 홀측의 상승, 하강부름신호를 1, 2호기에 다같이 공유하기 위한 1, 2호기 부름신호회로부(1)와, 1호기의 공수정보, 운전방향, 운전모드, 전원인입, 안전계통등의 1호기 운전상태를 파악하기 위한 1호기 운전신호회로부(2)와, 2호기의 공수정보, 운전방향, 운전모드, 전원인입, 안전계통등의 2호기 운전상태를 파악하기 위한 2호기 운전신호회로부(3)와, 상기 1, 2호기 운전신호회로부(2), (3) 사이에 운전상태 정보를 서로 교환하기 위한 호기간 신호전송버스와, 상기 1, 2호기 운전신호회로부(2), (3)의 제어에 의해 1, 2호기의 엘리베이터를 각기 상승 또는 하강운전시키는 1, 2호기 운전회로부(4), (5)로 구성되어있다.FIG. 1 is a circuit diagram of a signal transmission apparatus using a conventional relay method. As shown in FIG. 1, the first and second call signal circuits 1 for sharing the rising and falling call signals on the hall side with the first and second units, Unit 1 operation signal circuit unit (2) for grasping the operation status of Unit 1, such as airborne information, operation direction, operation mode, power supply, and safety system of Unit 1, and airborne information, operation direction, operation mode, and power supply of Unit 2. Call for exchanging operation status information between Unit 2 operation signal circuit unit 3 for grasping operation status of Unit 2, such as intake and safety system, and Unit 1 and Unit 2 operation signal circuit units 2 and 3, respectively. Period 1 and 2 driving circuits 4 and 5 for driving the elevators of units 1 and 2, respectively, under the control of the signal transmission bus and the unit 1 and 2 operation signal circuits 2 and 3; )

이와같이 구성된 종래의 회로는 홀측에서 상승 또는 하강부름등록 버튼을 누르면, 그에 대응되는 1, 2호기 부름등록신호회로부(1)의 상승 또는 하강부름등록 릴레이가 구동되어 홀측의 부름이 등록되고, 이 1, 2호기 부름등록회로부(1)의 부름등록신호는 1호기 운전신호회로부(2)와 2호기 운전신호회로부(3)에 각기 공급된다. 따라서, 이때 그 1, 2호기 운전신호회로부(1), (2)는 엘리베이터의 현재위치신호, 운전방향신호, 운전모드신호등의 운전상태정보를 서로 교환하여 어느 호기에서 홀측의 부름등록신호에 응할것인가를 판별하고, 이 판별결과에 따라 1호기 운전신호회로부(2) 또는 2호기 운전신호회로부(3)에서 1호기 운전회로부(4) 또는 2호기 운전회로부(5)를 제어하여 홀측의 부름등록에 따른 서비스를 수행하게 된다.In the conventional circuit configured as described above, when the up or down call registration button is pressed on the hall side, the up or down call registration relay of the first and second call registration signal circuit units 1 and 2 corresponding thereto is driven to register the call on the hall side. , The call registration signal of the second unit call registration circuit unit 1 is supplied to the unit 1 operation signal circuit unit 2 and the unit 2 operation signal circuit unit 3, respectively. Therefore, at this time, the operation signal circuits 1 and 2 of Units 1 and 2 exchange driving state information such as the current position signal, the driving direction signal, and the operation mode signal of the elevator to respond to the call registration signal of the hall side in any unit. In accordance with the determination result, the unit 1 driving signal circuit unit 2 or unit 2 driving signal circuit unit 3 controls the unit 1 driving circuit unit 4 or unit 2 driving circuit unit 5 to register the call on the hall side. Service will be performed according to.

그러나, 이러한 종래의 장치에 있어서, 1, 2호기 상호간에 운전상태정보를 전달시키기 위해서 수많은 신호전송선을 연결시켜야 하므로 그 설치작업이 복잡하게 될뿐 아니라, 설치비용이 증대되고, 또 수많은 신호전송선의 결선시 오결선 및 배선불량이 발생될 우려가 있으므로 엘리베이터의 정상적인 운행을 보장하기 어렵고, 승객에게 불안감을 주게되는 결점이 있었다.However, in such a conventional apparatus, since numerous signal transmission lines must be connected to transmit operation state information between Units 1 and 2, not only the installation work is complicated, but also the installation cost is increased, and the number of signal transmission lines is increased. There is a risk of incorrect wiring and poor wiring during wiring, so it is difficult to guarantee the normal operation of the elevator, and there is a defect that gives passengers anxiety.

본 발명은 이러한 종래의 결점을 해결하기 위하여 1, 2호기 사이에 각종 운행상태정보신호를 직렬 데이타신호로 송, 수신할 수 있게하여 1, 2호기 사이의 신호전송선을 대폭줄일 수 있게 창안한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention has been devised to significantly reduce the signal transmission line between units 1 and 2 by transmitting and receiving various driving state information signals between the units 1 and 2 as serial data signals in order to solve the conventional drawbacks. This will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명의 엘리베이터 신호전송장치 블럭도로서, 이에 도시한 바와같이, 1, 2호기 제어반(10), (20)의 마이크로프로세서 방식 운전제어시스템(11), (21)에서 신호전송시스템(12), (22)과 각기 데이타를 입/출력하고, 상기 신호전송시스템(12), (22)사이에서 각종 운행상태정보신호를 신호전송선(L1, L2)을 통해 송, 수신할 수 있게 구성한다.2 is a block diagram of the elevator signal transmission apparatus of the present invention, as shown in the signal transmission system of the microprocessor-type operation control systems 11 and 21 of the first and second control panels 10 and 20. Input / output data of each of 12 and 22, and transmit and receive various driving state information signals through signal transmission lines L 1 and L 2 between the signal transmission systems 12 and 22, respectively. Configure it to be possible.

제 3 도는 제 2 도 신호전송시스템(12), (22)의 상세회로도로서, 이에 도시한 바와같이 각종 운전상태정보신호를 분석처리하는 중앙처리장치(121), (221)와, 인터럽트신호를 제어처리하는 인터럽트콘트롤러(122), (222)와, 상기 중앙처리장치(121), (221)의 어드레스신호(AD0-AD7), (SAD0-SAD7)를 각기 데이타신호(D0-D7), (SD0-SD7), 로 변환시켜 외부 입/출력소자에 연결하는 버스 트랜시버(123), (223)와, 상기 중앙처리장치(121), (221)의 상위 어드레스신호(A8-A15), (SA8-SA15)를 조합하여 외부 입/출력소자를 구동하기 위한 칩선택신호 (

Figure kpo00001
), (
Figure kpo00002
)을 각기 발생하는 디코더(124), (224)와, 상기 중앙처리장치(121), (221)의 제어단자(
Figure kpo00003
), (
Figure kpo00004
)신호를 조합하여 외부 입/출력소자를 읽거나 쓰기위한 쓰기제어신호(
Figure kpo00005
), (
Figure kpo00006
) 및 읽기제어신호(
Figure kpo00007
), (
Figure kpo00008
)를 각기 발생하는 디코더(125), (225)와, 상기 중앙처리장치(121), (221)의 클럭단자(CLK)신호를 분주하여 외부 입/출력소자의 정보전송에 필요한 클럭신호를 공급하는 카운터(126), (226)와, 상기 디코더(124), (224)에서 발생되는 칩선택신호(
Figure kpo00009
), (
Figure kpo00010
)에 의해 인에이블되고, 상기 디코더(125), (225)의 쓰기제어신호(
Figure kpo00011
), () 및 읽기제어신호(
Figure kpo00013
), (
Figure kpo00014
)에 따라 상기 카운터(126), (226)의 클럭신호주기에 맞춰 직렬 데이타신호로 송, 수신하는 데이타통신 인터페이스부(127), (227)로 구성한 것으로, 이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.FIG. 3 is a detailed circuit diagram of the signal transmission system 12 and 22 of FIG. 2, and the central processing unit 121, 221 which analyzes and processes various operation state information signals as shown in FIG. The interrupt controllers 122 and 222 for controlling processing, and the address signals AD0-AD7 and SAD0-SAD7 of the CPU 121 and 221, respectively, are used as data signals D0-D7 and ( SD0-SD7), the bus transceivers 123 and 223 which are converted into an external input / output device and converted into high-order address signals A8-A15 and SA8 of the CPU 121 and 221. Chip selection signal for driving an external input / output device by combining
Figure kpo00001
), (
Figure kpo00002
) And decoders 124 and 224 respectively generating the control terminals and control terminals of the CPU 121 and 221, respectively.
Figure kpo00003
), (
Figure kpo00004
Combination signals to write or read external input / output devices
Figure kpo00005
), (
Figure kpo00006
) And read control signal
Figure kpo00007
), (
Figure kpo00008
And the clock terminal (CLK) signals of the decoders 125 and 225 and the central processing unit 121 and 221, respectively, to generate a clock signal for supplying information to an external input / output device. The chip selection signals generated by the counters 126 and 226 and the decoders 124 and 224.
Figure kpo00009
), (
Figure kpo00010
Is enabled by the write control signal of the decoders 125 and 225.
Figure kpo00011
), ( ) And read control signal
Figure kpo00013
), (
Figure kpo00014
According to the clock signal cycles of the counters 126 and 226. The data communication interface unit 127 and 227 transmit and receive serial data signals in detail. The explanation is as follows.

1호기 제어반(10)의 신호전송시스템(12)에서 병렬운전에 관계되는 운전상태 정보내용을 8비트의 데이타로 2호기 제어반(20)의 신호전송시스템(22)에 전송하는 것을 예를들어 설명한다.As an example, the operation state information related to parallel operation is transmitted from the signal transmission system 12 of the unit 1 control panel 10 to the signal transmission system 22 of the unit 2 control panel 20 as 8-bit data. do.

중앙처리장치(121)에서 데이타통신 인터페이스부(127)에 할당된 어드레스신호(A8-A15)를 출력하면, 디코더(124)는 그 어드레스신호(A8-A15)를 조합하여 저전위의 칩선택신호(

Figure kpo00015
)를 출력하게 되고, 이 저전위의 칩선택신호(
Figure kpo00016
)는 데이타통신 인터페이스부(127)의 칩선택단자(CS)에 인가되므로 그 데이타통신 인터페이스부(127)는 인에이블상태로 된다. 또한, 이때 중앙처리장치(121)는 그의 제어신호단자(IO/
Figure kpo00017
,
Figure kpo00018
)에 저전위신호를 출력하여 디코더(125)에 인가하므로 그 디코더(125)에서 저전위의 쓰기제어신호(
Figure kpo00019
)가 출력되어 데이타통신 인터페이스부(127)의 쓰기제어단자(
Figure kpo00020
)에 인가된다.When the central processing unit 121 outputs the address signals A8-A15 assigned to the data communication interface unit 127, the decoder 124 combines the address signals A8-A15 to generate a low potential chip select signal. (
Figure kpo00015
) And this low potential chip select signal (
Figure kpo00016
Is applied to the chip select terminal CS of the data communication interface unit 127, so that the data communication interface unit 127 is enabled. In addition, the central processing unit 121 is the control signal terminal (IO /
Figure kpo00017
,
Figure kpo00018
The low potential signal is output to the decoder 125 and the write control signal of the low potential
Figure kpo00019
) Is output to the write control terminal of the data communication interface unit 127 (
Figure kpo00020
Is applied.

따라서, 이때 그 데이타 통신 인터페이스부(127)는 버스 트랜시버(123)에서 출력되는 8비트의 병렬 데이타(D0-D7)를 입력하게 된다. 즉, 중앙처리장치(121)에서 2호기 제어반(20)의 신호전송시스템(22)으로 전송할 정보내용을 8비트의 병렬 어드레스신호(AD0-AD7)로 출력하면, 이 8비트의 병렬어드레스신호(AD0-AD7)는 버스 트랜시버(123)를 통해 8비트의 병렬데이타신호(D0-D7)로 되어 데이타통신 인터페이스부(127)에 입력되고, 이와같이 데이타통신 인터페이스부(127)에 입력되는 8비트의 병렬 데이타신호(D0-D7)는 그의 내부 레지스터에 의하여 직렬데이타신호로 변환된후 그의 송신단자(TXD)에 순차적으로 출력된다. 즉, 카운터(126)에서는 중앙처리장치(121)의 클럭단자(CLK)신호를 분주하여 그의 출력단자(Q3)에 제 4a 도에 도시한 바와같은 클럭신호를 출력하고, 이 클럭신호는 데이타 통신 인터페이스부(127)의 송신, 수신 클럭단자(

Figure kpo00021
), (
Figure kpo00022
)에 인가되므로, 그 클럭신호에 동기를 맞춰 8비트의 직렬데이타신호를 1비트씩 순차적으로 출력하게 된다. 일예로 8비트의 직렬데이타신호가 "1001101"인 경우에는 데이타통신 인터페이스부(127)의 송신단자(TXD)에 제 4a 도에 도시한 바와같이 클럭신호에 동기를 맞춰 제 4b 도에 도시한 바와같이 순차적으로 출력하게 된다. 이와같이 데이타통신 인터페이스부(127)에서 출력된 8비트의 직렬데이타신호는 신호전송선(L1)을 통해 데이타통신 인터페이스부(227)의 수신단자(RXD)에 인가되므로 그 데이타 통신 인터페이스부(227)는 제 5a 도에 도시한 바와같은 카운터(226)의 클럭신호에 동기를 맞춰 제 5b 도에 도시한 바와같이 최하위 비트데이타신호(D0)로부터 최상위비트 데이타신호(D7)까지 순차적으로 입력한후 그의 내부레지스터에 의해 8비트 병렬데이타신호로 변환하게 된다.Accordingly, at this time, the data communication interface unit 127 inputs 8-bit parallel data D0-D7 output from the bus transceiver 123. That is, when the central processing unit 121 outputs the information contents to be transmitted to the signal transmission system 22 of the unit 2 control panel 20 as 8-bit parallel address signals AD0-AD7, the 8-bit parallel address signal ( AD0-AD7 is an 8-bit parallel data signal D0-D7 through the bus transceiver 123 and is input to the data communication interface unit 127. Thus, 8-bit input of the data communication interface unit 127 is performed. The parallel data signals D0-D7 are converted into serial data signals by their internal registers and then sequentially output to their transmission terminals TXD. That is, the counter 126 divides the clock terminal CLK signal of the central processing unit 121 and outputs the clock signal as shown in FIG. 4A to its output terminal Q3, which is used for data communication. Transmission and reception clock terminals of the interface unit 127 (
Figure kpo00021
), (
Figure kpo00022
), The 8-bit serial data signal is output one by one in synchronization with the clock signal. For example, when the 8-bit serial data signal is "1001101", as shown in FIG. 4B, the transmission terminal TXD of the data communication interface unit 127 is synchronized with the clock signal as shown in FIG. 4A. The output will be sequentially. As such, the 8-bit serial data signal output from the data communication interface unit 127 is applied to the receiving terminal RXD of the data communication interface unit 227 through the signal transmission line L1. In synchronization with the clock signal of the counter 226 as shown in FIG. 5A, as shown in FIG. 5B, sequentially input from the least significant bit data signal D0 to the most significant bit data signal D7, and then inside thereof. The register converts the 8-bit parallel data signal.

또한, 이때 데이타통신 인터페이스부(227)는 그의 수신준비단자(RDRDY)에 고전위 신호를 출력하여 인터럽트 콘트롤러(222)의 인터럽트 입력단자(SIR2)에 인가한다. 이에따라 그 인터럽트 콘트롤러(222)는 그의 인터럽트출력단자(INT)에 고전위신호를 출력하여 중앙처리장치(221)에 외부 입/출력포트에서 인터럽트신호가 들어왔음을 알려주게되고, 이때 그 중앙처리장치(221)는 그의 인터럽트인지단자(INTA)에 저전위신호를 출력하여 인터럽트 콘트롤러(222)에 인터럽트를 인지하였음을 알리게된다. 따라서, 이때 인터럽트 콘트롤러(222)는 버스 트랜시버(223)를 통해 중앙처리장치(221)에 1호기 제어반(10)의 신호전송시스템(12)로 부터 데이타통신인터페이스부(227)에 정보가 입수되었다는 것을 알려주게 된다. 이에따라, 중앙처리장치(221)는 지금 수행중인 프로그램을 멈추고 데이타 통신 인터페이스부(227)에 할당된 어드레스신호(SA8-SA15)를 출력하여 디코더(224)에 인가하므로 그 디코더(224)에서 저전위의 칩선택신호(

Figure kpo00023
)가 출력되고, 이 저전위의 칩선택신호(
Figure kpo00024
)가 데이타통신 인터페이스부(227)의 칩선택단자(
Figure kpo00025
)에 인가되므로 그 데이타통신 인터페이스부(227)는 인에이블 상태로되고, 또 이때 중앙처리장치(221)의 제어신호단자(IO/
Figure kpo00026
), (
Figure kpo00027
)에 저전위신호가 출력되어 디코터(225)에 인가되므로 그 디코더(225)에서 저전위의 읽기제어신호(
Figure kpo00028
)가 출력되어 데이타통신 인터페이스부(227)의 읽기 제어단자(
Figure kpo00029
)에 인가되고, 이에따라 그 데이타통신 인터페이스부(227)에서 8비트의 병렬데이타 신호가 출력된후 버스 트랜시버(223)를 통해 중앙처리장치(221)에 인가된다.At this time, the data communication interface unit 227 outputs a high potential signal to its reception ready terminal RDRDY and applies it to the interrupt input terminal SIR2 of the interrupt controller 222. Accordingly, the interrupt controller 222 outputs a high potential signal to its interrupt output terminal INT to inform the central processing unit 221 that an interrupt signal is input from an external input / output port. 221 outputs a low potential signal to its interrupt acknowledgment terminal INTA to inform the interrupt controller 222 that the interrupt has been recognized. Therefore, at this time, the interrupt controller 222 receives the information from the signal transmission system 12 of the first control panel 10 through the bus transceiver 223 to the data communication interface unit 227 through the bus transceiver 223. You will be informed. Accordingly, the central processing unit 221 stops the program currently being executed and outputs the address signals SA8-SA15 assigned to the data communication interface unit 227 and applies the decoder 224 to the low potential at the decoder 224. Chip select signal
Figure kpo00023
) Is outputted, and this low potential chip select signal (
Figure kpo00024
) Is the chip select terminal () of the data communication interface unit 227.
Figure kpo00025
), The data communication interface unit 227 is enabled, and at this time, the control signal terminal IO / of the central processing unit 221
Figure kpo00026
), (
Figure kpo00027
The low potential signal is output to the decoder 225 so that the low potential read control signal
Figure kpo00028
) Is output to read control terminal of the data communication interface unit 227 (
Figure kpo00029
The parallel data signal of 8 bits is outputted from the data communication interface unit 227 and then applied to the central processing unit 221 through the bus transceiver 223.

반대로, 2호기 제어반(20)의 신호전송시스템(22)에서 1호기 제어반(10)의 신호전송시스템(12)으로 정보신호를 전송하는 경우도 상기와 동일한 방식으로 전송하게 된다.On the contrary, when the information signal is transmitted from the signal transmission system 22 of the unit 2 control panel 20 to the signal transmission system 12 of the unit 1 control panel 10, the information signal is transmitted in the same manner as described above.

이상에서 상세히 설명한 바와같이 본 발명은 1, 2호기 신호전송시스템 사이에서 일조의 신호전송선을 이용하여 정보신호를 송, 수신하게 되므로 신호전송선의 설치작업이 간단해질뿐아니라 설치비용이 절감되고, 신호전송선의 오결선 및 배선불량이 발생될 우려가 없는 효과가 있다.As described in detail above, the present invention transmits and receives information signals using a set of signal transmission lines between the first and second signal transmission systems, thereby simplifying the installation of the signal transmission lines and reducing the installation cost. There is no effect that there is no fear of incorrect wiring or wiring defect of the transmission line.

Claims (1)

각종 운전상태정보를 분석처리하는 중앙처리장치(121), (221)와, 인터럽트신호를 제어처리하는 인터럽트 콘트롤러(122), (222)와, 상기 중앙처리장치(121), (221)의 하위 8비트의 어드레스신호를 각기 데이타신호로 변환하는 버스 트랜시버(123), (223)와, 상기 중앙처리장치(121), (221)의 상위 8비트의 어드레스신호를 조합하여 칩선택신호를 출력하는 디코더(124), (224)와, 상기 중앙처리장치(121), (221)의 제어단자(
Figure kpo00030
,
Figure kpo00031
, I0/
Figure kpo00032
)신호를 조합하여 쓰기 제어신호(
Figure kpo00033
), (
Figure kpo00034
) 및 읽기 제어신호(
Figure kpo00035
), (
Figure kpo00036
)를 각기 출력하는 디코더(125), (225)와, 상기 중앙처리장치(121), (221)의 클럭신호를 분주하여 송, 수신 클럭신호로 인가하는 카운터(126), (226)와 상기 디코더(124), (224)에서 발생되는 칩선택신호에 의해 각기 인에이블되고, 상기 디코더(125), (225)의 제어신호(
Figure kpo00037
), (
Figure kpo00038
)의 제어를 받아, 상기 카운터(126), (226)의 송, 수신클럭신호에 동기되어 8비트의 직렬 데이타신호를 송, 수신하는 데이타 통신 인터페이스부(127), (227)로 신호전송시스템(12), (22)을 각기 구성하여된것을 특징으로 하는 엘리베이터의 신호전송장치.Central processing units 121 and 221 for analyzing and processing various operation state information, interrupt controllers 122 and 222 for controlling and processing interrupt signals, and lower portions of the central processing units 121 and 221. A chip select signal is output by combining the bus transceivers 123 and 223 for converting an 8-bit address signal to a data signal, respectively, and the address signals of the upper 8 bits of the CPU 121 and 221. Decoder 124, 224 and control terminals of the central processing unit 121, 221 (
Figure kpo00030
,
Figure kpo00031
, I0 /
Figure kpo00032
Signal in combination with the write control signal (
Figure kpo00033
), (
Figure kpo00034
) And read control signal (
Figure kpo00035
), (
Figure kpo00036
Decoders 125 and 225 for outputting the < RTI ID = 0.0 >),< / RTI > counters 126, 226 and Enabled by the chip select signals generated by the decoders 124 and 224, respectively, and control signals of the decoders 125 and 225 (
Figure kpo00037
), (
Figure kpo00038
Signal transmission system to the data communication interface unit 127, 227, which transmits and receives an 8-bit serial data signal in synchronization with the transmission and reception clock signals of the counters 126 and 226. An elevator signal transmission device, characterized in that each of the (12), (22).
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