KR930006592B1 - I.c. lead error check system - Google Patents
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Abstract
Description
제1도는 본 발명의 감지부 위치를 나타내는 정면도.1 is a front view showing the position of the sensing unit of the present invention.
제2도는 본 발명의 감지부 위치를 나타내는 측면도.Figure 2 is a side view showing the position of the detector of the present invention.
제3도는 본 발명의 감지부 위치를 나타내는 단면도.3 is a cross-sectional view showing the position of the sensing unit of the present invention.
제4a, b도는 본 발명 씨스템의 배치도.4a, b is a layout view of the system of the present invention.
제5도는 본 발명의 감지신호 처리 회로도.5 is a detection signal processing circuit diagram of the present invention.
제6도는 본 발명의 구동 회로도.6 is a drive circuit diagram of the present invention.
제7도는 제5도의 파형도.7 is a waveform diagram of FIG.
본 발명은 IC리드의 불량체크 씨스템에 관한 것으로, IC의 조립공정중 리드의 변형 및 불량상태를 체크하여 선별할 수 있도록, 5개의 센서로 감지하고 이를 로직회로를 통하여 제어함으로써, 씨스템을 간단히 하고 조작이 용이하며 신뢰도를 높일 수 있도록 한 것이다.The present invention relates to a defective check system of the IC lead, and to detect and select the deformation and the defective state of the lead during the assembly process of the IC, it is detected by five sensors and controlled through a logic circuit, thereby simplifying the system It is easy to operate and can increase the reliability.
종래의 IC리드의 불량 여부를 체크할때에는, 3개의 포토센서와 I/O보드, CPU보드 및 센서의 입력을 처리하는 소프트웨어, 그리고 IC의 리드수의 종류(예 : 14,16,18,20)에 따른 외부 선택 스위치로 구성되었다. 3개의 센서중 1개의 센서는 체크지점의 기준점과 리드카운터로 쓰이고, 나머지 2개는 리드를 감지하여 그 결과를 I/O부를 통해 CPU에 입력시킨다. CPU는 외부 선택 스위치에 고정된 IC의 종류와 입력된 카운터 값을 비교하게 되고 동시에 IC리드의 불량상태를 체크하여 그 결과를 출력 포트로 출력하게 된다.When checking whether a conventional IC lead is defective, three photosensors, an I / O board, a CPU board and software for processing the inputs of the sensor, and the number of IC leads (eg 14, 16, 18, 20) It consists of an external selection switch. One of the three sensors is used as the reference point of the check point and the lead counter, and the other two detect leads and input the result to the CPU through the I / O unit. The CPU compares the type of the IC fixed to the external selection switch with the input counter value. At the same time, it checks the bad state of the IC lead and outputs the result to the output port.
이와 같은 종래의 방식은 동시에 IC리드의 불량상태를 체크하는 것이 IC의 리드수의 종류와는 무관한데도 기계의 구조적 특성상 외부에서 그 종류별로 스위치를 통해 리드수를 선택해야만 된다. 또한 이러한 이유로 인하여 리드카운터 및 불량 체크를 위한 소프트 웨어 루틴(soft ware routine)이 필요하게 된다. 따라서 이와관련된 CPU 및 I/O부로 구성되어 전체 씨스템의 가격이 상승되고 임의의 공정에 추가적용이 어려울뿐만 아니라 단독 장비를 이용한 단독공정이 필요하게 되어 효용성에 문제가 있었다.In this conventional method, at the same time, checking the defective state of the IC lead is not related to the type of the number of leads of the IC, but the number of leads must be selected through switches for each type from the outside due to the structural characteristics of the machine. For this reason, a software counter for read counters and bad checks is required. Therefore, it is composed of CPU and I / O unit related to this, the price of the whole system is increased and it is difficult to apply additionally to any process, and there is a problem in the utility because it requires a single process using a single device.
본 발명은 이를 해결할 수 있도록 2개의 센서를 추개배치하여 리드의 종류별로 외부 스위치를 통하여 IC종류를 선택하는 불편을 제거함을 목적으로 한다.The present invention aims to eliminate the inconvenience of selecting an IC type through an external switch for each type of lead by arranging two sensors to solve this problem.
본 발명의 다른 목적은 추가배치된 2개의 센서를 포함한 총 5개의 센서의 입력에 의한 로직회로를 구성하여 종래의 카운터 및 불량체크를 위한 소프트웨어가 필요없도록 한 것이다.Another object of the present invention is to configure a logic circuit by the input of a total of five sensors, including two additionally arranged sensors so that there is no need for software for conventional counters and bad checks.
본 발명의 또다른 목적은 씨스템의 구성을 간단히 하여 다른 장치나 임의의 공정중에 추가 부착이 용이하고 로직회로에 의한 출력으로 동시에 IC선별장치부를 제어함으로써 코스트다운 및 편리한 인터페이스를 제공코자 한것이다.It is another object of the present invention to simplify the configuration of the system, and to easily attach it to another device or an arbitrary process, and to provide a cost-down and convenient interface by simultaneously controlling the IC selection unit with an output by a logic circuit.
상기 목적을 위한 본 발명의 구성 및 작용효과를 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the configuration and effect of the present invention for the above object in detail as follows.
제1도는 본 발명의 감지부의 제1 및 2센서(S1,S2)의 위치를 레일부(11)에 도시한 것이다. 제1센서(S1) 및 제2센서(S2)는 IC페케이지의 길이방향 중앙부에 상응하는 레일부(11)에 위치하며, 리드 간격과 일치되게 하여 반사형으로 매설된다. 레일부(11)는 길이방향으로 중앙부 양측에 안내홈(12)이 형성되며 안내홈(12)과 레일부(11) 중앙부위 사이에는 IC가 안내될 수 있도록 턱부(13)가 형성된다. 제2도는 종래에 사용되던 3개의 제3,4, 및 5센서(S3,S4,S5)의 위치와 본 발명에 추가한 제1 및 2센서와의 위치를 도시한 것이다. 제4 및 5센서(S4,S5)는 IC리드의 간격과 일치되게 리드 하단부에 각각 위치하며 제3센서(S3)는 제4센서(S4)와 동일수직면 상에서 리드의 중앙부에 위치한다. 제1 및 2센서(S1,S2)는 리드의 간격과 일치하며 제4 및 5센서(S4,S5)의 수직위치와는 일치하지 않는다.FIG. 1 shows the positions of the first and second sensors S1 and S2 of the sensing unit in the rail unit 11. The first sensor S1 and the second sensor S2 are located in the rail portion 11 corresponding to the central portion in the longitudinal direction of the IC peg, and are buried in a reflective manner so as to match the lead spacing. The rail portion 11 has guide grooves 12 formed at both sides of the central portion in the longitudinal direction, and a jaw portion 13 is formed between the guide groove 12 and the central portion of the rail portion 11 so that the IC can be guided. 2 shows the positions of three third, four and five sensors S3, S4 and S5 used in the related art and the positions of the first and second sensors added to the present invention. The fourth and fifth sensors S4 and S5 are positioned at the lower ends of the leads so as to match the intervals of the IC leads, and the third sensor S3 is positioned at the center of the leads on the same vertical surface as the fourth sensors S4. The first and second sensors S1 and S2 coincide with the spacing of the leads and do not coincide with the vertical positions of the fourth and fifth sensors S4 and S5.
제3도는 레일부(11) 중앙 양측에 안내홈(12)이 형성되고 안내홈(12)과 중앙부 사이에는 턱부(13)가 형성된다. 중앙부에는 제1 및 2센서(S1)(S2)가 위치하며 IC리드 일측 상하에는 광섬유(14)로 도선을 연결하는 제3 및 4센서(S3,S4)가 위치한다.3 is a guide groove 12 is formed on both sides of the center of the rail portion 11 and the jaw portion 13 is formed between the guide groove 12 and the central portion. The first and second sensors S1 and S2 are positioned at the center, and the third and fourth sensors S3 and S4 are connected to the optical fiber 14 at one side of the IC lead.
제4a도는 본 발명 씨스템의 배치를 나타내는 정면도이고, 제4b도는 본 발명 씨스템의 배치를 나타내는 측면도로써, 상부의 레일부(11) 상하에는 스토퍼(40)가 위치한다. 양 스토퍼(40)사이의 상부에는 감지부(10)가, 하부에는 제6센서(S6)가 위치한다. 하부의 레일부(31)는 양품 레일(32)과 불량품 레일(33)을 동일 수평면상에 형성하며, 제1실린더(34)로 제어한다. 하부의 레일부(31)와 제1실린더(34)는 IC선별장치부(30)로 작용한다. 불량품(33) 하단에는 제7센서( S7)가 위치된다. 불량품 레일(33)은 양품레일(32) 반대편으로 만곡 되도록 형성된다.4A is a front view showing the arrangement of the system of the present invention, and FIG. 4B is a side view showing the arrangement of the system of the present invention, and a stopper 40 is positioned above and below the upper rail part 11. The sensing unit 10 is positioned at an upper portion between the two stoppers 40, and a sixth sensor S6 is positioned at a lower portion thereof. The lower rail part 31 forms the good rail 32 and the bad rail 33 on the same horizontal surface, and is controlled by the 1st cylinder 34. FIG. The lower rail part 31 and the first cylinder 34 serve as the IC sorting device part 30. The seventh sensor S7 is positioned at the bottom of the defective article 33. The defective rail 33 is formed to be bent to the opposite side of the good rail 32.
제5도는 로직회로로 구성된 본 발명의 감지신호 처리호로(20)로써, 제3센서(S3)의 온, 오프 작용에 의한 체킹기준 펄스출력(21)과, 체킹기준 펄스출력(21)에 의하여 병렬로 제어되는 제4 및 5센서(S4,S5)의 체킹결과 출력(22,23)과, 상기 출력(22,23)을 받는 익스크루시브오어 게이트(Q2)에 의한 에러시그널 출력(24)과, 병렬로된 제1센서(S1) 및 제2센서(S2)를 각각 인버팅한 IC위치 센싱출력(25,26)과, 상기 출력(25,26)이 낸드게이트(Q1) 및 인버터를 통하여 제공되는 체킹범위 출력(27)과, 상기 체킹 범위 출력(27)과 에러시그널출력(24)이 낸드게이트(Q3) 및 인버터를 차례로 통과한 출력과 상기 체킹 범위 출력(27)이 앤드게이트(Q4)를 통과한 체크아웃신호(28)로 구성된다. 미설명 부호중 R로 표시된 것은 저항이다.5 is a sensing signal processing circuit 20 of the present invention constituted by a logic circuit, by the checking reference pulse output 21 and the checking reference pulse output 21 by the on / off action of the third sensor S3. Checking result outputs 22 and 23 of the fourth and fifth sensors S4 and S5 controlled in parallel, and an error signal output 24 by an exclusive or gate Q2 receiving the outputs 22 and 23. And the IC position sensing outputs 25 and 26 inverting the first sensor S1 and the second sensor S2 in parallel, and the outputs 25 and 26 are connected to the NAND gate Q1 and the inverter. The checking range output 27 provided through the NAND gate Q3 and the inverter sequentially pass through the checking range output 27, the checking range output 27 and the error signal output 24, and the checking range output 27 is an AND gate. And a checkout signal 28 passing through Q4). Among the unexplained symbols, R is a resistor.
제6도는 로직회로 구성된 본 발명의 구동회로(50)로써, 제5도의 체크아웃 신호(28) 출력이 인버팅되어 앤드게이트(Q15,Q17)에 차례로 제공되고, 동시에 체크아웃 신호(28)가 앤드게이트(Q16) 및 디플립플롭(Q21) 에도 차례로 제공되어 불량품 레일 전환출력(41)을 발생하며, 불량품 레일 전환 출력(51)은 앤드게이트(Q19)의 일입력을 통한 익스크루시브오어게이트(Q18)의 일입력으로 되며 스토퍼 구동 통제신호(55)로 작동한다.6 is a driving circuit 50 of the present invention configured with a logic circuit, in which the output of the checkout signal 28 of FIG. 5 is inverted and provided to the AND gates Q15 and Q17 in turn, and at the same time the checkout signal 28 is provided. Also provided to the AND gate Q16 and the deflip-flop Q21 in order to generate the defective rail switching output 41, and the defective rail switching output 51 is an exclusive or gate through the one input of the AND gate Q19. It is a work input of Q18 and acts as a stopper drive control signal 55.
또한 불량품 레일 전환 출력(51)은 인버팅되어 제1실린더(34)를 구동하며, 동시에 인버팅되어 앤드게이트(Q17)의 다른 입력이 되는 양품 통제출력(54)을 제공한다. 앤드게이트(Q19)의 일입력에는 불량품 레일 전환출력(51)이 제공되며 앤드게이트(Q19)의 타입력에는 제1실린더(34)의 리미트 스위치(34')가 인버팅되어 제공된다.In addition, the defective rail switching output 51 is inverted to drive the first cylinder 34, and at the same time, the inferior rail switching output 51 provides the good control output 54 which is another input of the end gate Q17. The defective rail switching output 51 is provided to one input of the AND gate Q19, and the limit switch 34 ′ of the first cylinder 34 is provided to the type force of the AND gate Q19.
상기 앤드게이트(Q) 출력과 상기 스토퍼 구동 통제신호(55)는 익스크루시브오어게이트(Q18)를 통하여 스토퍼 구동대기 출력(52)으로 되고 이는 앤드게이트(Q20)의 일입력에 제공되며, 제6센서(S6)는 인버팅되어 앤드게이트(Q20)의 타입력에 제공되어 앤드게이트(Q20)에서 스토퍼 구동출력(53)을 제공한다. 스토퍼구동 출력(53)은 트랜지스터(TR1)를 제어하여 스토퍼 솔레노이드(40')를 작동한다. 제7센서(S7)는 인버팅되어 디플립플롭(Q21)을 리세트시킨다. 미설명부호중 R로 표시되는 것은 저항, C로 표시되는 것은 콘덴서이다.The AND gate Q output and the stopper drive control signal 55 become a stopper drive standby output 52 through an exclusive ore gate Q18, which is provided to one input of the AND gate Q20. The six sensors S6 are inverted and provided to the type force of the AND gate Q20 to provide the stopper drive output 53 at the AND gate Q20. The stopper drive output 53 controls the transistor TR1 to operate the stopper solenoid 40 '. The seventh sensor S7 is inverted to reset the flip-flop Q21. In the illustration, R denotes a resistor and C denotes a capacitor.
제8도는 제5도의 타입챠트이다. 상기와 같이 구성된 본 발명의 씨스템을 상세히 설명하면 다음과 같다. 감지부(10)에 IC가 공급되며 제1 및 2센서(S1,S2)는 반사형이고 제3, 4 및 5센서(S3~S5)는 투과형이므로, 제1 및 2센서(S1,S2)는 온되고, 제3, 4 및 5센서(S3~S5)는 항시 온 상태이다가 리드가 통과하면 통과할때마다 오프 상태로 펄스신호가 발생한다.8 is a type chart of FIG. Referring to the system of the present invention configured as described above in detail. Since the IC is supplied to the sensing unit 10 and the first and second sensors S1 and S2 are reflective and the third, fourth and fifth sensors S3 to S5 are transmissive, the first and second sensors S1 and S2. Is turned on, and the third, fourth and fifth sensors S3 to S5 are always in an on state, and a pulse signal is generated in the off state every time the lead passes.
즉, 제1, 2도 및 4도와 같이 안내홈(12)을 따라 IC가 미끄러져 내려오면 제1센서(S1)가 먼저 온되고 다음에 제2센서(S2)가 온된다. 물론 제3~5센서(S3~S5)는 온, 오프를 반복하기 시작한다. 이는 제5도와 같이, 제3센서(S3)에서 체킹기준 펄스출력(21)이 발생되고 제7도에서 확인할 수 있다. 체킹기준 펄스출력(21)은 제4센서 및 제5센서(S4,S5)에 병렬로 제공되어 체킹결과 출력(22,23)을 제3도와 같이 발생한다.That is, when the IC slides along the guide groove 12 as shown in the first, second and fourth degrees, the first sensor S1 is turned on first and then the second sensor S2 is turned on. Of course, the third to fifth sensors S3 to S5 start to repeat on and off. As shown in FIG. 5, the checking reference pulse output 21 is generated in the third sensor S3 and can be confirmed in FIG. 7. The checking reference pulse output 21 is provided in parallel to the fourth and fifth sensors S4 and S5 to generate the checking result outputs 22 and 23 as shown in FIG.
상기 출력(22,23)은 익스크루시브오어 게이트(Q2)를 통과하여 에러시그널 출력(24)을 제공한다. 이때 센서(S3,S4,S5)에 의하여 에러가 발생하면, 즉 체킹결과 출력(23)의 5번째 펄스부분이 정상 파형이 아니면 출력(22,23)이 익스크루시브오어 게이트에서 제7도와 같이 에러시그널 출력(24)에 하이펄스로 나타난다. 또한 제1 및 2센서(S1,S2)는 시차를 두고 온되어 인버팅된 IC위치 센싱출력(25,26), 낸드게이트(Q1) 및 인버터를 통하여 체킹범위 출력(27)으로 되어 낸드게이트(Q3) 및 앤드게이트(Q4) 일단에 각각 제공된다.The outputs 22 and 23 pass through an exclusive or gate Q2 to provide an error signal output 24. At this time, if an error occurs by the sensors S3, S4, S5, that is, if the fifth pulse part of the check result output 23 is not a normal waveform, the outputs 22, 23 are as shown in FIG. 7 at the exclusive or gate. The error signal output 24 appears as a high pulse. In addition, the first and second sensors S1 and S2 are turned on with a time difference, and are inverted IC position sensing outputs 25 and 26, a NAND gate Q1, and a check range output 27 through an inverter. Q3) and one end of the end gate Q4 are provided respectively.
이대 체킹범위 출력(27)이 로우이면 IC가 센서위에 있는 체크상태이고, 하이이면 체크가 완료된 상태이다. 체크가 막 완료된 상태는 제2센서(S2)가 계속 온되고 제1센서(S1)가 오프되므로, 각 출력(26,25)이 하이 및 로우가 되어 제7도의 체킹범위 출력(27)과 같이 에러체킹 구간(27')이 설정된다. 이러한 체킹범위 출력(27)의 주기 내에서 에러가 발생하여 에러시그널 출력(24)이 하이로 되면 체크아웃 신호(28)가 하이로 되고, 에러가 발생치 않아서 에러시그널 출력924)이 로우로되면 체크아웃 신호(28)가 제7도와 같이 로우로 된다. 이와 같이 체크아웃 신호(28)의 출력이 로우이면 IC가 양품이고, 하이이면 불량품을 확인할 수 있다.If the checking range output 27 is low, the IC is in a checked state above the sensor, and if it is high, the check is complete. In the state where the check has just been completed, since the second sensor S2 is continuously turned on and the first sensor S1 is turned off, the respective outputs 26 and 25 become high and low, such as the checking range output 27 of FIG. The error checking section 27 'is set. When an error occurs within the period of the checking range output 27 and the error signal output 24 becomes high, the checkout signal 28 becomes high and when no error occurs, the error signal output 924 becomes low. The checkout signal 28 goes low as shown in FIG. As such, when the output of the checkout signal 28 is low, the IC is good, and when it is high, the defective product can be confirmed.
따라서 IC가 양품이면, 로우신호가 인버팅되어 앤드게이트(Q15,Q17)에 차례로 제공된다. 이때 양품통제 출력(54)은 하이이고, 스토퍼구동 통제신호(55)가 로우이므로, 앤드게이트(Q17) 출력이 하이로 되어 익스크루시브오어 게이트(Q18) 출력이 하이로 되어 앤드게이트(Q20)에 입력된다. 또한 IC페케이지가 이송되어 제4도의 반사형인 제6센서(S6)에 위치하면 앤드게이트(Q20)를 통하여 스토퍼 구동출력(53)을 하이로 하고 트랜지스터(TR1) 및 스토퍼(40)의 솔레노이드(40')를 온시켜 스토퍼(40)의 로드를 하강시켜 양품레일(32)을 통하여 튜브(도시하지 않음)에 로딩된다.Therefore, if the IC is good, the low signal is inverted and provided to the AND gates Q15 and Q17 in turn. At this time, since the good control output 54 is high and the stopper drive control signal 55 is low, the output of the AND gate Q17 becomes high, and the output of the exclusive OR gate Q18 becomes high, which leads to the AND gate Q20. Is entered. In addition, when the IC page is transferred to the sixth sensor S6 of the reflective type shown in FIG. 4, the stopper drive output 53 is made high through the AND gate Q20, and the solenoids of the transistors TR1 and the stopper 40 are removed. 40 ') is turned on and the rod of the stopper 40 is lowered and loaded into the tube (not shown) through the good rail 32.
IC가 불량품이면, 제5도의 체크아웃 신호(28)가 하이이므로 앤드게이트(Q15)의 출력이 로우가 되고, 앤드게이트(Q16)를 통해 에러펄스가 D플립플롭(Q21)에 입력되어, 불량품 레일 전환출력(51)이 하이가 된다. 이는 인버팅되어 양품통제 출력(54)으로 되고 앤드게이트(Q17)의 출력을 로우로 만든다. 또한 불량품 레일전환출력(51)에 의하여 제1실린더(34)가 작동되어 제1실린더(34)의 실린더 로드가 하부의 레일부(31)를 잡아당겨 상부의 레일부(11)와 불량품 레일(33)이 통하게 된다. 이때 제1실린더(34)의 리미트 스위치(34')가 온되고, 앤드게이트(Q19)의 출력인 스토퍼구동 통제신호(55)가 하이로 되어 익스크루시브오어 게이트(Q18)의 일입력으로 제공된다. 이때 체크한 불량품이 제6센서(S6)에 위치되도록 이동하면 제6센서(S6)가 온되어 익스크루시브오어게이트(Q18)의 출력과 함께 앤드게이트(Q20)를 거쳐 트랜지스터(TR1) 및 스토퍼(40)의 솔레노이드(40')를 온시킨다. 따라서 스토퍼(40)가 하강하여 불량품이 불량 레일(33)을 따라서 불량품용 튜브에 제공된다. 이때 불량품레일(33)은 양품레일(32) 반대편으로 만곡되어 튜브에서 수집할때에 공간을 제공하여 여유있게 수집이 된다. 또한 불량품 레일(33)의 하단부에 있는 제7센서(S7)를 불량품이 통과하면, 제6도와 같이 D플립플롭(Q11)의 리세트 단자가 하이로 되어 리세트되므로 제4도와 같이 실린더가 복귀하게 되어 불량품 IC를 처리한다. 이를 반복하여 IC의 불량여부를 계속하여 반복체크 한다. 본 발명은 본 발명의 원리를 이용하여 다수의 리드가 다른 부품 선별 공정에도 사용할 수 있다.If the IC is defective, the output of the AND gate Q15 is low because the checkout signal 28 of FIG. 5 is high, and an error pulse is inputted to the D flip-flop Q21 through the AND gate Q16. The rail switching output 51 goes high. This is inverted to become the good control output 54 and to bring the output of the AND gate Q17 low. In addition, the first cylinder 34 is operated by the defective rail switching output 51 so that the cylinder rod of the first cylinder 34 pulls the lower rail portion 31 so that the upper rail portion 11 and the defective rail ( 33) will work. At this time, the limit switch 34 'of the first cylinder 34 is turned on, and the stopper drive control signal 55, which is the output of the AND gate Q19, becomes high and is provided as one input of the exclusive or gate Q18. do. At this time, if the checked defective product is moved to be positioned at the sixth sensor S6, the sixth sensor S6 is turned on, and the transistor TR1 and the stopper are passed through the AND gate Q20 together with the output of the exclusive or gate Q18. The solenoid 40 'of 40 is turned on. Therefore, the stopper 40 is lowered so that the defective article is provided to the defective tube along the defective rail 33. At this time, the defective rail 33 is curved to the opposite side of the non-defective rail 32 to provide a space when collecting in the tube is collected with a margin. In addition, when the defective product passes through the seventh sensor S7 at the lower end of the defective rail 33, the reset terminal of the D flip-flop Q11 becomes high and reset as shown in FIG. The defective IC is disposed of. Repeat this step and repeatedly check whether IC is defective or not. The present invention can also be used in other parts sorting processes using a plurality of leads using the principles of the present invention.
이상과 같이 본 발명은 감지부의 감지수단으로 센서를 2개 추가하여 5개로 함으로써, 추가한 2개의 센서를 이용하여 체크시점을 확인할 수 있으며 동시에 IC의 리드수 종류에 관계없이 사용할 수 있게 된다.As described above, according to the present invention, by adding two sensors as the sensing unit to make five, the check point can be checked using the two additional sensors, and at the same time, the number of leads of the IC can be used.
또한 본 발명은 센서와 이에 따른 로직회로를 통하여 IC를 선별함으로써 IC의 리드수를 감지하기 위한 마이크로 프로세서 씨스템이 필요없게 되어 원가절감이 된다.In addition, the present invention eliminates the need for a microprocessor system for detecting the number of leads of the IC by selecting the IC through the sensor and the logic circuit.
또한 본 발명은 로직회로를 통하여 IC선별 장치부를 동시에 제어함으로써 체킹시간을 단축하고 불량체크 싸이클을 스피드업시킬 수 있다.In addition, the present invention can reduce the checking time and speed up the bad check cycle by simultaneously controlling the IC selection unit through a logic circuit.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900016804A KR930006592B1 (en) | 1990-10-20 | 1990-10-20 | I.c. lead error check system |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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KR920008906A KR920008906A (en) | 1992-05-28 |
KR930006592B1 true KR930006592B1 (en) | 1993-07-21 |
Family
ID=19304945
Family Applications (1)
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KR1019900016804A KR930006592B1 (en) | 1990-10-20 | 1990-10-20 | I.c. lead error check system |
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-
1990
- 1990-10-20 KR KR1019900016804A patent/KR930006592B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920008906A (en) | 1992-05-28 |
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