KR930006075Y1 - 3 input inverter circuit - Google Patents

3 input inverter circuit Download PDF

Info

Publication number
KR930006075Y1
KR930006075Y1 KR2019890005014U KR890005014U KR930006075Y1 KR 930006075 Y1 KR930006075 Y1 KR 930006075Y1 KR 2019890005014 U KR2019890005014 U KR 2019890005014U KR 890005014 U KR890005014 U KR 890005014U KR 930006075 Y1 KR930006075 Y1 KR 930006075Y1
Authority
KR
South Korea
Prior art keywords
transistor
base
collector
turned
inverter circuit
Prior art date
Application number
KR2019890005014U
Other languages
Korean (ko)
Other versions
KR900019471U (en
Inventor
박승우
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019890005014U priority Critical patent/KR930006075Y1/en
Publication of KR900019471U publication Critical patent/KR900019471U/en
Application granted granted Critical
Publication of KR930006075Y1 publication Critical patent/KR930006075Y1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.No content.

Description

3입력 인버터회로3 input inverter circuit

제1도는 종래의 2입력 인버터 회로도.1 is a conventional two input inverter circuit diagram.

제2도는 본 고안의 3입력 인버터 회로도.2 is a three input inverter circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

R11,R12 : 저항 D11-D13 : 다이오드R11, R12: Resistor D11-D13: Diode

Q11-Q20 : 트랜지스터Q11-Q20: Transistor

본 고안은 논리회로에 관한 것으로, 특히 일반적으로 출력단에서만 사용되는 개방상태를 논리구성에도 사용할 수 있도록한 3입력 인버터 회로에 관한 것이다.The present invention relates to a logic circuit, and more particularly to a three-inverter inverter circuit that can be used in the logic configuration of the open state that is generally used only at the output stage.

종래에 있어서는 3입력 인버터 회로가 없었고, 가장 유사한 것으로서 제1도와 같은 2입력 인버터회로가 있었는데, 이를 살펴보면, 입력단자(IN)가 베이스측에 전원단자(Vcc) 전압이 인가되는 트랜지스터(Q1)의 에미터에 접속되고, 이 트랜지스터(Q1)의 콜렉터가 트랜지스터(Q2)의 베이스에 접속되며, 전원단자(Vcc)에 일측이 접속된 저항(R2)이 트랜지스터(Q3)의 베이스에 접속되어 그 접속점이 상기 트랜지스터(Q2)를 통한 후 트랜지스터(Q5)의 베이스에 접속되고, 그 접속점이 저항 (R5), (R6)을 각기 통해 트랜지스터(Q6)의 베이스, 에미터에 각각 접속되며, 전원단자(Vcc)에 일측이 접속된 저항(R3)이 상기 트랜지스터(Q3)를 통해서는 저항(R4) 및 트랜지스터(Q4)의 베이스에 접속되고, 직접 상기 트랜지스터(Q4)를 통해서는 상기 트랜지스터(Q5)의 콜렉터 및 출력단자(OUT)에 공통 접속되어 구성되었다.In the prior art, there was no three-input inverter circuit, and most similarly, there was a two-input inverter circuit as shown in FIG. 1. Looking at this, the input terminal IN of the transistor Q1 to which the power supply terminal Vcc voltage is applied to the base side Connected to the emitter, the collector of this transistor Q1 is connected to the base of the transistor Q2, and the resistor R2 connected at one side to the power supply terminal Vcc is connected to the base of the transistor Q3, and the connection point thereof. The transistor Q2 is connected to the base of the transistor Q5, and its connection point is connected to the base and the emitter of the transistor Q6 via resistors R5 and R6, respectively, A resistor R3 having one side connected to Vcc is connected to the base of the resistor R4 and the transistor Q4 through the transistor Q3, and directly through the transistor Q4 of the transistor Q5. Collector and output terminals (OUT) Are Tong was connected configuration.

이와같이 구성된 종래의 회로는 입력단자(IN)에 고전위가 인가되면 트랜지스터(Q1)의 베이스(B)-에미터(E)정션은 오프되고 베이스-콜렉터(C) 정션은 온됨에 따라 전원단자(Vcc)→저항(R1)→트랜지스터(Q1)의 B→C→트랜지스터(Q2)의 B→E→트랜지스터(Q5)의 B-E로 전류 루프가 형성되어 트랜지스터(Q2). (Q5), (Q6)가 각기 온되고, 이 때 상기 트랜지스터(Q2)의 콜렉터 전류에 의해 저항(R2)에 큰 전압 강하가 발생되어 트랜지스터(Q3,Q4)는 오프되므로 출력단자(OUT)에 저전위가 출력된다. 한편 입력단자(IN)가 개방상태이면 트랜지스터(Q1)의 B-E정션도 역시 오프되어 상기 입력단자(IN)에 고전위가 인가될 때와 같은 과정을 통해 출력단자(OUT)에 저전위가 출력된다.In the conventional circuit configured as described above, when a high potential is applied to the input terminal IN, the base (B) -emitter (E) junction of the transistor Q1 is turned off and the base-collector (C) junction is turned on. Vcc)? Resistance R1? Transistor Q1????????? Of transistor Q2. Q5 and Q6 are turned on, respectively, and at this time, a large voltage drop occurs in the resistor R2 due to the collector current of the transistor Q2, and the transistors Q3 and Q4 are turned off. Low potential is output. On the other hand, when the input terminal IN is open, the BE junction of the transistor Q1 is also turned off so that the low potential is output to the output terminal OUT through the same process as when the high potential is applied to the input terminal IN. .

또, 상기 입력단자(IN)에 저전위가 인가되면 트랜지스터(Q1)의 B-E정션이 온되고, B-C 정션은 오프됨에 따라 트랜지스터(Q2), (Q5), (Q6)가 각기 오프되며, 이로 인하여 트랜지스터(Q3), (Q4)가 각각 온되어 출력단자(OUT)에 고전위가 출력된다.In addition, when a low potential is applied to the input terminal IN, the BE junction of the transistor Q1 is turned on, and as the BC junction is turned off, the transistors Q2, Q5, and Q6 are turned off. The transistors Q3 and Q4 are turned on, respectively, and a high potential is output to the output terminal OUT.

그러나, 이와같은 종래의 회로는 입력단자가 개방상태 일때에도 입력단자에 고전위가 인가될 때와 같이 출력단자에 저전위가 출력됨에 따라 3입력(3진) 논리회로인 인버터회로로 사용될 수 없는 문제점이 있었다.However, such a conventional circuit cannot be used as an inverter circuit that is a three-input (ternary) logic circuit as a low potential is output to the output terminal, such as when a high potential is applied to the input terminal even when the input terminal is open. There was a problem.

본 고안은 이와같은 문제점을 해결하기 위하여 입력단자의 개방상태를 논리의 한 상태로 이용하며 3입력 인버터 회로를 실현 시킬 수 있게 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.The present invention uses the open state of the input terminal as a logic state in order to solve such a problem and devised to realize a three-inverter circuit, which will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 3입력 인버터 회로도로서 이에 도시한 바와같이 베이스와 콜렉터가 공통 접속된 트랜지스터(Q11)의 베이스 및 트랜지스터(Q12)의 베이스를 공통 접속하여 그 접속점을 다이오드(D11), (D12), 저항(R11)을 통한 입력단자(IN)에 접속하고, 이 접속점을 저항(R12) 및 다이오드(D13)을 통해 콜렉터와 베이스가 공통 접속된 트랜지스터(Q16)의 베이스 및 트랜지스터(Q17)의 베이스에 공통 접속하며, 상기 트랜지스터(Q12)의 콜렉터를 콜렉터와 베이스가 공통 접속된 트랜지스터(Q18)의 베이스 및 트랜지스터(Q19)의 베이스에 공통 접속하여 이 트랜지스터(Q19)의 콜렉터를 정전류원(I12) 및 트랜지스터(Q20)의 베이스에 공통 접속하고, 베이스와 콜렉터가 공통 접속된 트랜지스터(Q13)의 베이스를 상기 트랜지스터(Q17)의 콜렉터 및 트랜지스터(Q14)의 베이스에 공통 접속하여 이 트랜지스터(Q14)의 콜렉터를 정전류원(I11) 및 트랜지스터(Q15)의 베이스에 접속하여, 이 트랜지스터(Q15)의 콜렉터를 출력단자(OUT) 및 상기 트랜지스터(Q20)의 콜렉터에 공통 접속하여 구성한 것으로, 이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.2 is a circuit diagram of a three-inverter inverter according to the present invention. As shown therein, the base of the transistor Q11 and the base of the transistor Q12 having a common connection between the base and the collector are commonly connected, and the connection points thereof are diodes D11 and D12. ) Is connected to the input terminal IN through the resistor R11, and this connection point is connected to the base and the transistor Q17 of the transistor Q16 in which the collector and the base are commonly connected through the resistor R12 and the diode D13. The collector of the transistor Q12 is commonly connected to the base, and the collector of the transistor Q12 is commonly connected to the base of the transistor Q18 and the base of the transistor Q19. The collector of the transistor Q12 is connected to the constant current source I12. ) And a base of transistor Q13 having a common connection to the base of transistor Q20 and having a common connection between the base and a collector, common to the collector of transistor Q17 and the base of transistor Q14. In turn, the collector of this transistor Q14 is connected to the base of the constant current source I11 and the transistor Q15, and the collector of this transistor Q15 is connected in common to the output terminal OUT and the collector of the transistor Q20. If configured, the operation and effects of the present invention configured as described in detail as follows.

우선 입력단자(IN)에 고전위(3.5V 이상)가 인가되면 트랜지스터(Q11), 다이오드(D11), (D12)가 오프됨에 따라 트랜지스터(Q12), (Q18), (Q19)가 오프되고, 이로 인하여 트랜지스터(Q20)는 정전류원(I2)에 의해 온된다.First, when a high potential (3.5 V or more) is applied to the input terminal IN, the transistors Q12, Q18, and Q19 are turned off as the transistors Q11, diodes D11, and D12 are turned off. As a result, the transistor Q20 is turned on by the constant current source I2.

한편, 상기 입력단자(IN)에 인가되는 고전위에 의해 다이오드(D3) 및 전류미러 트랜지스터(Q16), (Q17)가 온되고, 이때 저항(R12) 값을 15(㏀)으로 하여 그트랜지스터(Q16)의 콜렉터 전류를 구해 보면,On the other hand, the diode D3 and the current mirror transistors Q16 and Q17 are turned on by the high potential applied to the input terminal IN, and at this time, the transistor Q16 is set to have a resistance R12 of 15 (㏀). If we find collector current of

이와같은 전류 미러 트랜지스터(Q16), (Q17), (Q13), (Q14)를 통해서도 73(㎂)의 전류가 흐르게 되지만 그 트랜지스터(Q14)의 콜렉터에는 정전류원(I11)에 의해 20(㎂)의 전류 밖에 흐르지 못하므로 이 트랜지스터(Q14)가 포화 상태로 된다.73 (kW) of current also flows through the current mirror transistors Q16, Q17, Q13, and Q14, but the collector of the transistor Q14 is 20 (kW) by the constant current source I11. This transistor Q14 is saturated since only a current of?

이에따라 그 트랜지스터(Q14)의 콜렉터 전압은 전원단자(Vcc)의 전압 가까이 상승하게 되므로 트랜지스터(Q15)가 오프되어 출력단자(OUT)는 저전위 상태가 된다.As a result, the collector voltage of the transistor Q14 rises near the voltage of the power supply terminal Vcc, so that the transistor Q15 is turned off so that the output terminal OUT becomes a low potential state.

또, 입력단자(IN)가 개방상태이면 저항(R11) 값이 25(㏀)이라 할 때,If the input terminal IN is open, the resistance R11 is 25 (kΩ).

이 전류가 전류미러 트랜지스터(Q11, Q12, Q18, Q19, Q16, Q17, Q13, Q14)에 각각 흐르게 된다. 그런데 트랜지스터(Q14), (Q19)의 콜렉터에는 각각 20(㎂)의 정전류원(I11), (I12)이 접속되어 있으므로 그 트랜지스터(Q14), (Q19)의 콜렉터 전류가 20(㎂)로 떨어지면서 포화 상태로 되어 그 트랜지스터(Q14)의 콜렉터 전압은 전원단자(Vcc) 전압 가까이로 상승됨에 따라 트랜지스터(Q15)가 오프된다. 또 트랜지스터(Q19)의 콜렉터 전압은 접지 전위 가까이로 떨어지면서 트랜지스터(Q20)가 오프되어 결국 출력단자(OUT)는 개방상태가 된다.This current flows to the current mirror transistors Q11, Q12, Q18, Q19, Q16, Q17, Q13 and Q14, respectively. However, since 20 constant current sources I11 and 12 are connected to the collectors of the transistors Q14 and Q19, the collector currents of the transistors Q14 and Q19 drop to 20 mA. The transistor Q15 is turned off as it is saturated and the collector voltage of the transistor Q14 rises near the power supply terminal Vcc voltage. In addition, the collector voltage of the transistor Q19 falls near the ground potential, and the transistor Q20 is turned off, resulting in the output terminal OUT being opened.

끝으로, 입력단자(IN)에 저전위(1V 이하)가 인가되면 트랜지스터(Q16) 및 다이오드(D13)가 오프됨에 따라 전류 미러 트랜지스터(Q17, Q13, Q14)가 각기 오프되므로 트랜지스터(Q15)는 정전류원(I11)에 의하여 온된다. 또 전류미러 트랜지스터(Q11, Q12)가 온되고, 이 때 그 트랜지스터(Q11)의 콜렉터 전류Finally, when a low potential (1 V or less) is applied to the input terminal IN, the transistors Q15 and Q14 are turned off as the transistors Q16 and D13 are turned off, so that the transistor Q15 is turned off. It is turned on by the constant current source I11. In addition, the current mirror transistors Q11 and Q12 are turned on, and at this time, the collector current of the transistor Q11.

즉 76(㎂)의 전류가 전류미러 트랜지스터(Q11, Q12, Q18, Q19)를 통해 흐르게 되고, 이때 정전류원(I12)의 전류도 그 트랜지스터(Q19)를 통해 흐르게 되어 트랜지스터(Q20)가 오프되므로 출력단자(OUT)는 고전위 상태가 된다.That is, 76 ㎂ current flows through the current mirror transistors Q11, Q12, Q18, and Q19. At this time, the current of the constant current source I12 also flows through the transistor Q19, and the transistor Q20 is turned off. The output terminal OUT goes into a high potential state.

이상에서 상세히 설명한 바와같이 본 고안은 입력단자의 개방상태를 논리의 한 상태로 이용할 수 있게 함으로써 2진 논리회로를 실현 시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of realizing a binary logic circuit by making an input terminal open as a logic state.

Claims (1)

트랜지스터(Q11)의 베이스 및 콜렉터 접속점을 트랜지스터(Q12)의 베이스에 공통 접속함과 아울러 다이오드(D11), (D12), 저항(R11)을 통해서는 입력단자(IN)에 접속하며, 그 접속점을 저항(R12), 다이오드(D13)를 통해 트랜지스터(Q16)의 콜렉터 및 베이스, 트랜지스터(Q17)의 베이스에 공통 접속하고, 상기 트랜지스터(Q12)의 콜렉터를 트랜지스터(Q18)의 콜렉터 및 베이스, 트랜지스터(Q19)의 베이스에 공통 접속한 후 이 트랜지스터(Q19)의 콜렉터를 정전류원(I12) 및 트랜지스터(Q20)의 베이스에 접속하며, 트랜지스터(Q13)의 콜렉터 및 베이스 접속점을 상기 트랜지스터(Q17)의 콜렉터 및 트랜지스터(Q14)의 베이스에 공통 접속하여 이 트랜지스터(Q14)의 콜렉터를 정전류원(I11) 및 트랜지스터(Q15)의 베이스에 접속하고, 그 트랜지스터(Q15)의 콜렉터를 상기 트랜지스터(Q20)의 콜렉터 및 출력단자(OUT)에 공통 접속하여 구성된 것을 특징으로 하는 3입력 인버터회로.The base and collector connection points of the transistor Q11 are commonly connected to the base of the transistor Q12, and are connected to the input terminal IN through the diodes D11, D12, and resistor R11. The resistor R12 and the diode D13 are commonly connected to the collector and base of the transistor Q16 and the base of the transistor Q17, and the collector of the transistor Q12 is connected to the collector and base of the transistor Q18 and the transistor ( After common connection to the base of Q19), the collector of this transistor Q19 is connected to the base of the constant current source I12 and the transistor Q20, and the collector and base connection point of the transistor Q13 are connected to the collector of the transistor Q17. And a common connection to the base of the transistor Q14, the collector of this transistor Q14 connected to the base of the constant current source I11 and the transistor Q15, and the collector of the transistor Q15 connected to the call of the transistor Q20. Emitter and an output terminal 3 input inverter circuit, characterized in that configured by commonly connected to a (OUT).
KR2019890005014U 1989-04-24 1989-04-24 3 input inverter circuit KR930006075Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019890005014U KR930006075Y1 (en) 1989-04-24 1989-04-24 3 input inverter circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019890005014U KR930006075Y1 (en) 1989-04-24 1989-04-24 3 input inverter circuit

Publications (2)

Publication Number Publication Date
KR900019471U KR900019471U (en) 1990-11-09
KR930006075Y1 true KR930006075Y1 (en) 1993-09-13

Family

ID=19285400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019890005014U KR930006075Y1 (en) 1989-04-24 1989-04-24 3 input inverter circuit

Country Status (1)

Country Link
KR (1) KR930006075Y1 (en)

Also Published As

Publication number Publication date
KR900019471U (en) 1990-11-09

Similar Documents

Publication Publication Date Title
KR880010575A (en) Logic circuit
JP3279645B2 (en) Circuit configuration for converting a potential drop taken from a test object from a predetermined input voltage range to a desired output voltage range
US2913599A (en) Bi-stable flip-flops
JPH0473806B2 (en)
KR930006075Y1 (en) 3 input inverter circuit
KR910019330A (en) Hysteresis Comparator
KR910021008A (en) Current transfer circuit
CA1158308A (en) Constant current source
US3283244A (en) Electrical resistance tester
KR930006084Y1 (en) 3 input inverter circuit
US4565959A (en) Current supply circuit with redundant back-up current source
KR930006083Y1 (en) 3 state conversion circuit
KR930006087Y1 (en) 3 state buffer
KR930007834Y1 (en) Three state logic buffer
KR940000251Y1 (en) Tri-state inverter circuit
KR880003606Y1 (en) Tri-state defector circuit
KR890005519Y1 (en) Logic circuit with hysteresis
KR930006086Y1 (en) 3 stae logic conversion circuit
GB2024551A (en) Temperature compensated signal level translating circuitry
KR900017185A (en) Semiconductor integrated circuit
KR930006085Y1 (en) 3 state logic conversion circuit
KR940002812B1 (en) Low current generator
JPH05235709A (en) Schmitt circuit
JP2735855B2 (en) Malfunction prevention circuit due to negative input
JP2998368B2 (en) TTL logic circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20020820

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee