KR930006072Y1

KR930006072Y1 - Fet 구동 회로

Info

Publication number: KR930006072Y1
Application number: KR2019910007007U
Authority: KR
Inventors: 이권재
Original assignee: 삼성전기 주식회사; 황선두
Priority date: 1991-05-16
Filing date: 1991-05-16
Publication date: 1993-09-13
Also published as: KR920022291U

Abstract

내용 없음.

Description

FET 구동 회로

제1도는 종래의 회로도.

제2도는 본 고안의 회로도.

* 도면의 주요부분에 대한 부호의 설명

IC₁: 펄스발생기 Q₁-Q₄: 스위칭트랜지스터

Q₅,Q₆: 포토트랜지스터 F₁: FET

D₁,D₂,D₅,D₆: 다이오드 D₃,D₄: 포토다이오드

ZD₁,ZD₂: 제너다이오드 R₁-R₆: 저항

L₁: 부하

본 고안은 FET 구동회로에 관한 것이다.

최근 각종 회로나 소자를 구동시킬때 대전력용 FET의 사용이 일반화 되고 있다. 그 이유는 FET의 스위치 속도와 전력 소모량이 일반적인 바이폴로 트랜지스터에 비해 월등하기 때문이다.

이러한 FET 구동회로에서 가장 문제가 되는 것은 입출력 회로의 아이솔레이션 문제외에 스위칭 속도를 얼마만큼 높여 주는냐에 있는데, 이는 곧 FET 게이트측 잔류전하의 방전 시간을 얼마만큼 빨리 실행시킬 수 있는냐에 달려 있다.

종래의 FET 구동회로를 보면 제1도에서 나타낸 것처럼 입.출력 회로의 아이솔레이션을 트랜스(T₁)결합을 통하여 얻고 있다.

이 트랜스(T₁)의 입력측에는 트랜스 구동을 위한 펄스 공급이 필연적이며, 이를 위해 제어펄스입력에 따라 스위칭 트랜지스터(Q₁)의 콜렉터 출력측에서 펄스를 얻고 있는 펄스발생기(IC₁)가 펄스 트랜스(T₁) 입력측에 연결되고 있다.

따라서, 펄스 트랜스(T₁)의 출력측에 나타난 출력펄스는 저항(R₁)과 다이오드(D₁)를 거쳐 제너 다이오드(ZD₁)로 안정화 된후 다시 다이오드(D₂)를 거쳐 FET(F₁)의 게이트 측으로 입력되게 하고, 상기 다이오드(D₂) 양단에는 PNT 타입의 스위칭 트랜지스터(Q₂)의 베이스와 에미터를 연결하여 FET(F₁)의 게이트 측 잔류 전하가 상기 트랜지스터(Q₂)를 거쳐 그라운드로 빠져 나가게 하고 있다.

따라서, 펄스 트랜스(T₁)의 하이펄스 출력시에는 이 하이펄스가 다이오드(D₁,D₂) 및 제너다이오드(ZD₁)를 거쳐 FET(F₁)의 게이트 측에 인가되므로, 상기 FET(F₁)가 구동하여 부하(L₁)에 전류를 공급하게 된다. 다음, 펄스 트랜스(T₁)가 로우펄스를 출력하면 다이오드(D₁,D₂)는 역바이어스 상태로 되기 때문에 FET(F₁)의 게이트측의 잔류전하는 트랜지스터(Q₂)의 에미터 베이스를 흐르면서 상기 트랜지스터(Q₂)를 온 시켜 나머지 게이트 전하를 그라운드로 빼내게 된다.

그러나 상기와 같은 기존의 FET 구동회로는 고가이면서 부피가 큰 펄스 트랜스(T₁)를 채용하고 있기 때문에 제품의 고가화 대형화를 가져오게 되며 이 펄스 트랜스의 1,2차간 졀연 특성이 곧 아이솔레이션 특성으로 나타나게 되므로, 고품위의 펄스 트랜스가 요구된다는 문제점이 나타나고 있다.

본 고안은 상기와 같은 FET 구동회로에서의 펄스 트랜스 채용에 따른 문제점을 제거하기 위해, 펄스 트랜스 없이 FET를 구동시킬 수 있는 회로를 제안한다.

이러한 본 고안은 포토커플러를 이용하여 되는데 여기서는 별도의 FET게이트 잔류전하 디스차아지용 트랜지스터가 요구되지 않는 특장점을 얻을 수 있다.

이하 첨부한 도면을 참고로하여 본고안을 설명하면 다음과 같다.

제2도는 본 고안의 회로구성도를 나타내고 있다.

여기에 보인바와 같이, 펄스발생기(IC₁)의 출력과 저항(R₄)을 통한 Vcc바이어스 전압이 공통으로 되어 NPN타입의 트랜지스터(Q₃)와 PNP타입의 트랜지스터(Q₄)의 베이스에 공통입력 되게 연결하고, 상기 NPN타입 트랜지스터(Q₃)의 콜렉터측에는 포토다이오드(D₃)와 저항(R₃)의 직렬회로를 통한 Vcc전압이, PNP 타입의 트랜지스터(Q₄)의 에미터 측에는 포토다이오드(D₄)와 저항(R₅)의 직렬회로를 통한 Vcc 전압이 공급되게 연결한다. 또한 상기 포토다이오드(D₃)와 전기적으로 격리되어 결합되는 포토 트랜지스터(Q₃)의 에미터 출력은 저항(R₇) 양단에 나타나 다이오드(D₃)와 제너다이오드(ZD₂)와 다이오드(D₆)를 통하여 FET(F₁)의 게이트측으로 인가되게 연결하고, 상기 게이트 측에는 상기 포토커플러(D₄)와 전기적으로 격리되어 결합되는 포토트랜지스터(Q₆)의 콘렉터측을 연결하여 구성한다.

FET(F₁)의 드레인측에 연결된 L₁은 부하이고 포토트랜지스터(Q₃)의 콜렉터 측 저항(R₆)은 전류제한 저항이다.

이와같이 구성된 본 고안의 작용 및 효과를 설명하면 다음과 같다.

먼저, 펄스발생기(IC₁)의 내부 트랜지스터(Q₂)에서 하이펄스가 출력되면, 트랜지스터(Q_3,Q₄)의 베이스측에는 저항(R₄)을 통한 Vcc 전압이 나타난다. 이 경우 NPN트랜지스터(Q₃)가 턴온되어 포토다이오드(D₃)에 전류가 흐르게 되므로 이 포토다이오드(D₃)는 발광한다.

이에따라 포토트랜지스터(Q₅)가 온되므로 저항(R₆), 포토 트랜지스터(Q₅), 다이오드(D₃)를 통한 Vcc전압에 제너다이오드(ZD₂)로 안정화 된후, 다시 다이오드(D₆)를 거쳐 FET(F₁)의 게이트측에 인가된다.

따라서, 상기 FET(F₁)가 구동하여 그의 드레인측에 연결된 부하(L₁)에 Vcc 전류를 공급하게 된다.

이어서 펄스발생기(IC₁)의 펄스 출력이 로우로가면 트랜지스터(Q_3,Q₄)의 공통 베이스는 로우레벨이 되므로, 이번에는 PNP 타입의 트랜지스터(Q₄)가 온되어 포토다이오드(D₄)가 발광한다. 이때 포토다이오드(D₃)는 소등상태이므로 포토트랜지스터(Q₅)를 통한 Vcc전압 공급은 차단되고, FET(F₁)의 게이트측 잔류전하는 상기 포토다이오드(D₄)의 발광에 따라 턴온되는 포토트랜지스터(Q₆)를 통하여 그라운드로 빠져나가게 된다. 이때 다이오드(D₅, D₆)은 역바이어스 상태로 되기 때문에 저항(R₇) 및 제너다이오드(ZD₂)를 통한 잔류전하의 누설에 기인하는 디스차아지 스위칭 속도의 저하를 방지하게 된다.

따라서 본고안의 FET구동회로는 고가의 펄스트랜스 대신 잔류전하 디스차아지공용 포토 커플러를 이용하고 있고 또한 별도의 FET 게이트측 잔류전하 디스차아지를 위한 스위칭 트랜지스터가 요구되지 않기 때문에, 펄스 트랜스 타입에서의 1,2차 절연 불량에 따른 노이즈가 방지되고 저렴하게 FET 구동회로를 제작할수 있는 특유의 효과가 나타나게 된다.

Claims

FET구동회로에 있어서, 펄스 발생기(IC₁)의 펄스출력에 따라 포토 다이오드(D₃,D₄)를 교대로 발광시키기 위한 공통 베이스 트랜지스터(Q₃,Q|₄)와, 상기 포토 다이오드(D₃,D₄)에 의해 구동되며 FET(F₁)에 게이트바이어스를 제공하고 게이트 잔류전하를 디스차아지시키는 포토 트랜지스터(Q₃,Q₄)로 구성하는 것을 특징으로 하는 FET 구동회로.
제1항에 있어서, 공통 베이스 트랜지스터(Q₃,Q₄)는 콘넥터측에 포토 다이오(D₃)를 갖는 NPN 타입과 에미터측에 포토 다이오드(D₄)를 갖는 PNP 타입인 것을 특징으로 하는 FET 구동회로.
제1항에 있어서, 포토트랜지스터(Q₅)를 통한 FET(F₁)의 게이트 구동전류는 다이오드(D₅, D₆)를 통하여 공급되게 연결하여 구성하는 것을 특징으로 하는 FET 구동회로.