KR930005938Y1

KR930005938Y1 - Sample and hold circuit for communication

Info

Publication number: KR930005938Y1
Application number: KR2019890011282U
Authority: KR
Inventors: 전기
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1993-09-04
Also published as: KR910003546U

Abstract

내용 없음.No content.

Description

Sample and hold circuit for communication

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 종래의 샘플앤드 홀드 회로도.2 is a conventional sample and hold circuit diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MP₁-MP₃: PMOS트랜지스터 MN₁-MN₄: NMOS트랜지스터MP ₁ -MP ₃ : PMOS transistor MN ₁ -MN ₄ : NMOS transistor

본 고안은 아날로그 신호를 2진화하여 저장하는데 사용되는 통신용 샘플앤드홀드(Sample and Hold) 회로에 관한 것으로 특히, 통상의 샘플앤드홀드 회로에 클럭신호를 스위칭하기 위한 NMOS 트랜지스터를 부가시켜 클럭이 '로우'일때 입력전압이 변화하더라도 출력전압은 변하지 않도록한 통신용 샘플앤드홀드 회로에 관한 것이다.The present invention relates to a sample and hold circuit for communication used to binarize and store analog signals. In particular, an NMOS transistor for switching a clock signal is added to a conventional sample and hold circuit, so that the clock is 'low'. Is related to a sample and hold circuit for communication such that the output voltage does not change even when the input voltage changes.

종래의 샘플앤드홀드회로는 제2도에 나타낸 바와 같이 바이어스 전압(V_B)이 인가되는 PMOS 트랜지스터(MP₁)와, 차동증폭기(31)를 구성하는 PMOS트랜지스터 (MP₂,MP₃) 및 NMOS 트랜지스터(MN₁,MN₂)와, 출력용 NMOS 트랜지스터(MN₃)로 구성된 증폭기의 입력단에 접지콘덴서(C₁)와 스위치(SW₁)를 연결하여서된 것으로서 그의 동작 관계는 다음과 같다.In the conventional sample and hold circuit, as shown in FIG. 2, the PMOS transistor MP _{1 to} which the bias voltage V _B is applied, the PMOS transistors MP ₂ and MP ₃ and the NMOS constituting the differential amplifier 31 are shown. The ground capacitor C ₁ and the switch SW ₁ are connected to an input terminal of an amplifier composed of the transistors MN ₁ and MN ₂ and the output NMOS transistor MN ₃ .

스위치(SW₁)를 온시켜 클럭펄스(CK)가 '하이'일때는 증폭기(가)의 입력단에 연결된 콘덴서(C₁)에 입력전압(Vin)이 충전됨에 따라 증폭기는 단일(UNITY)이득 버퍼로 작용하여 입력전압(Vin)이 출력전압(Vout)으로 그대로 나타나게 되고, 스위치 (SW₁)가 오프되어 클럭펄스(CK)가 '로우'일때는 입력전압(Vin)이 아무리 변화하더라도 증폭기의 출력전압(Vout)은 이전의 전압이 그대로 유지되나, 증폭기의 입력단에 인가되는 클럭펄스(CK)를 스위치(SW₁)와 콘덴서(C₁)에 의해 발생시키므로서 사용상 매우 불편할뿐만 아니라 정확한 클럭펄스를 인가시킬 수 없는 문제점이 있었다.When the clock pulse CK is 'high' when the switch SW ₁ is turned on, the amplifier is united-gain buffered as the input voltage Vin is charged to the capacitor C ₁ connected to the input terminal of the amplifier. When the input voltage Vin is displayed as the output voltage Vout and the switch SW ₁ is turned off and the clock pulse CK is low, the output of the amplifier no matter how much the input voltage Vin changes. The voltage Vout is maintained at the previous voltage, but the clock pulse CK applied to the input terminal of the amplifier is generated by the switch SW ₁ and the capacitor C ₁ . There was a problem that could not be authorized.

본고안은 이와 같은 종래의 문제점을 해소시키기 위하여 종래의 샘플 앤드홀드 회로에 부가된 스위치와 콘덴서에 대신하여 NMOS 트랜지스터의 게이트 사이에 클럭펄스에 의한 스위칭 동작을 하는 NMOS 트랜지스터를 부가시켜 샘플앤드홀드 회로에 정확한 클럭펄스를 인가시킬 수 있도록한 통신용 샘플앤드홀드 회로를 제공하는 것을 목적으로 하는 것으로, 이하 첨부된 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.In order to solve such a conventional problem, the present sample replaces a switch and a capacitor added to a conventional sample and hold circuit, and adds an NMOS transistor that performs switching operation by clock pulses between the gates of the NMOS transistors. It is an object of the present invention to provide a sample and hold circuit for communication in which accurate clock pulses can be applied to the present invention.

제1도에 나타낸 바와 같이 본 고안의 구성은 PMOS 트랜지스터(MP₁-MP₃), MNOS 트랜지스터(MN₁-MN₃) 및 전류 공급원(I₁)으로 구성된 샘플앤드홀드회로에 있어서, 상기 NMOS 트랜지스터(MN₁,MN₂)의 게이트 사이에 게이트에 클럭펄스(CK)가 인가되는 NMOS 트랜지스터(MN₄)를 연결시켜서된 것으로서 여기서 미설명부호 V_B는 PMOS 트랜지스터(MP₁)의 바이어스 전압이고, Vin은 입력전압이며, Vout은 출력전압이다.As shown in FIG. 1, the structure of the present invention is a sample and hold circuit composed of a PMOS transistor (MP ₁ -MP ₃ ), an MNOS transistor (MN ₁ -MN ₃ ), and a current supply source (I ₁ ). The NMOS transistor MN ₄ to which the clock pulse CK is applied to the gate is connected between the gates of MN ₁ and MN ₂ , where reference numeral V _B denotes a bias voltage of the PMOS transistor MP ₁ . Vin is the input voltage and Vout is the output voltage.

이와 같이 구성된 본 고안회로의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention circuit configured as described above are as follows.

먼저 NMOS 트랜지스터(MN₄)의 게이트에 인가되는 클럭펄스(CK)가 '하이'이면 NMOS 트랜지스터(MN₄)가 턴온이 되므로 NMOS 트랜지스터(MN₁,MN₂)의 게이트가 상호연결되어 NMOS트랜지스터(MN₁,MN₂)에 흐르는 전류(I₁,I₂)는 같고, PMOS 트랜지스터(MP₁)에 흐르는 전류는 NMOS 트랜지스터(MN₁,MN₂)에 흐르는 전류의 합(즉 I₁+I₂)과 같게 된다.First, when the clock pulse CK applied to the gate of the NMOS transistor MN ₄ is 'high', the NMOS transistor MN ₄ is turned on, so that the gates of the NMOS transistors MN ₁ and MN ₂ are interconnected to each other. The currents I ₁ and I ₂ flowing through MN ₁ and MN ₂ are the same, and the current flowing through the PMOS transistor MP ₁ is the sum of the currents flowing through the NMOS transistors MN ₁ and MN ₂ (that is, I ₁ + I _2). Becomes equal to).

이와 같은 상태에서 만약 입력전(Vin)이 점차 감소하게 되면 이에 따라 PMOS 트랜지스터(MP₂)의 도통률이 점차 증가되어 전류(I₁)도 증가하게 되는데, 이때 MNOS 트랜지스터(MN₁)의 드레인과 게이트가 상호 연결되어 있어 NMOS 트랜지스터(MN₁₎의 게이트 전압은 변화되지 않게 되고, PMOS 트랜지스터(MP₃)와 NMOS 트랜지스터 (MN₂)를 통해 흐르는 전류 (I₂)는 PMOS 트랜지스터(MP₃)와 NMOS 트랜지스터 (MN₁)를 통해 흐르는 전류(I₁)의 증가분 만큼 감소하게 된다.In this state, if the input voltage (Vin) gradually decreases, the conductance of the PMOS transistor (MP ₂ ) gradually increases, thereby increasing the current (I ₁ ), wherein the drain and the drain of the MNOS transistor (MN ₁ ) are increased. Since the gates are interconnected _, the gate voltage of the NMOS transistor MN ₁ is not changed, and the current I ₂ flowing through the PMOS transistor MP ₃ and the NMOS transistor MN _{2 is} connected to the PMOS transistor MP ₃ . It decreases by an increase of the current I ₁ flowing through the NMOS transistor MN ₁ .

따라서 NMOS 트랜지스터(MN₂)의 드레인 전압도 감소하여 출력용 NMOS 트랜지스터(MN₃)의 소오스 전압인 출력전압(Vout)도 감소하게 된다.Therefore, the drain voltage of the NMOS transistor MN ₂ is also reduced, so that the output voltage Vout, which is the source voltage of the output NMOS transistor MN ₃ , is also reduced.

이때 만약 NMOS 트랜지스터(MN₃)의 소오스 전압인 출력전압(Vout)이 PMOS 트랜지스터(MP₂)의 입력전압(Vin)치 까지 감소하게 되면, 즉 PMOS 트랜지스터(MP₃)의 게이트에 인가되는 전압(Vout)이 입력전압(Vin)치까지 감소하게 되면 각각의 전류(I₁,I₂)치가 서로 같아 지게되어 평형 상태를 이루게 되므로 출력전압(Vout)은 입력전압(Vin)과 같아지게 된다.At this time, if NMOS output voltage (Vout) a source voltage of the transistor (MN ₃₎ is reduced to the input voltage (Vin) of the PMOS transistor (MP ₂₎ values, that is, the voltage applied to the gate of the PMOS transistor (MP ₃₎ ( When Vout decreases to the input voltage Vin value, each of the currents I ₁ and I ₂ become equal to each other, thereby achieving an equilibrium state, and thus the output voltage Vout becomes equal to the input voltage Vin.

한편, 클럭펄스(CK)가 '로우'가 되면 NMOS 트랜지스터(MN₄)가 턴 오프되므로 NMOS 트랜지스터(MN₁,MN₂)의 게이트가 상호 분리되어 입력전압(Vin)이 아무리 변화하더라도 출력전압(Vout)은 원래 상태를 그대로 유지하게 된다.On the other hand, when the clock pulse CK becomes 'low', the NMOS transistor MN ₄ is turned off, so that the gates of the NMOS transistors MN ₁ and MN ₂ are separated from each other so that the output voltage Vin may change no matter how much the input voltage Vin changes. Vout) will remain intact.

이상에서 설명한 바와 같이 본 고안 회로에 의하면 종래의 샘플앤드홀드 회로에 단일의 스위칭용 NMOS 트랜지스터만 부가시켜 통신용으로 널리 쓰이는 샘플앤드홀드 회로의 기능을 보다더 향상시킬 수 있는 효과를 얻을 수 있는 것이다.As described above, according to the inventive circuit, only a single switching NMOS transistor is added to the conventional sample and hold circuit, thereby achieving an effect of further improving the function of the sample and hold circuit widely used for communication.

Claims

In a sample and hold circuit composed of a PMOS transistor (MP ₁ -MP ₃ ), an NMOS transistor (MN ₁ -MN ₃ ), and a current source (I ₁ ), a gate is formed between the gates of the NMOS transistors (MN ₁ , MN ₂ ). A sample-and-hold circuit for communication by connecting an NMOS transistor (MN ₄ ) to which a clock pulse (CK) is applied.