KR930004352B1 - 출력 버퍼회로 - Google Patents

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KR930004352B1
KR930004352B1 KR1019900003945A KR900003945A KR930004352B1 KR 930004352 B1 KR930004352 B1 KR 930004352B1 KR 1019900003945 A KR1019900003945 A KR 1019900003945A KR 900003945 A KR900003945 A KR 900003945A KR 930004352 B1 KR930004352 B1 KR 930004352B1
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현대전자산업 주식회사
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Abstract

내용 없음.

Description

출력 버퍼회로
제1도는 종래의 출력 버퍼회로의 구성도.
제2도는 종래의 출력 버퍼회로의 구성도.
제3도는 제1도 및 제2도 각 부분의 신호 파형도.
제4도는 종래의 출력 버퍼회로의 구성도.
제5도는 제4도의 부우트스트랩핑 회로의 구성도.
제6도는 제5도 각 부분의 신호 파형도.
제7도는 본 발명의 구성을 나타낸 회로도.
제8도는 제7도의 레벨중 계기의 구성을 나타낸 회로도.
제9도는 제8도의 각 부분의 신호 파형도.
제10도는 제7도의 전원이상 전압 공급회로의 구성을 나타낸 회로도.
제11도는 제10도의 전하펌프 Ⅰ의 동작 신호 파형도.
제12도는 제8도의 전원이상 전압의 전하공유에 의한 감소를 나타낸 신호 파형도.
제13도는 제12도에 따른 다이나믹 램의 패스트 페이지 모드 동작시 신호 파형도.
제14도는 제13도에 다른 제10도의 전하펌프 Ⅱ의 동작신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 출력 버퍼 제어신호 발생회로 2 : 부우트 스트랩핑회로
3 : 레벨중 계기 4,5 : 링 발진기
6,7 : 전하펌프 51,52 : 인버퍼 회로
G1 내지 G6 : 인버터 G7 : AND게이트
C1 내지 C2, CRES : 캐패시터 M1 내지 M20 : MOSFET
본 발명은 VLSI(Very Large Scale Integration) 반도체 소자의 출력 버퍼회로에 관한 것으로, 특히 출력버퍼의 특성에 맞는 전원을 공급해 주기 위한 전원 발생회로를 부가한 출력 버퍼회로에 관한 것이다.
종래에 사용된 출력 버퍼회로는 제1도에 도시한 바와 같이, 출력 제어신호(0OE)와 소자 내부로부터 추출된 데이타(D)를 입력으로 하여 드라이버 제어신호(
Figure kpo00001
, 02)를 출력하는 출력버퍼 제어신호 발생회로(1)와, 상기 드라이버 제어신호(
Figure kpo00002
, 02)를 가각의 게이트 입력으로 하고 그 각각의 드레인을 외부로의 데이타 출격단(Dout)으로 하는 P채널 MOSFET(M1) 및 N채널 MOSFET(M2)로 구성된 3-상태(tri-state) CMOS(Complementary MOS) 인버터와, 상기 N채널 MOSFET(M2)의 드레인과 소오스에 양단을 연결한 캐패시터(Cout)로 구성되어 있다.
제3도를 참조하여 상기 제1도의 출력 버퍼회로의 동작을 설명하면 다음과 같다. 출력 제어신호(0OE)가 로우(Low) 상태(OV)에 있을때, 상기 드라이버 제어신호(
Figure kpo00003
, 02)가 각각 하이(High)상태 (Vdd) 및 로우 상태로 유지되므로 상기 MOSFET(M1, M2)가 모두 오프(OFF)되어 출력데이타(Dout)는 고임피던스(Hi-Z)상태에 있게 된다.
소자 내부로부터 추출된 데이타(D)가 결정되고 출력 제어회로(0OE)가 하이상태로 천이되면, 드라이버 제어신호(
Figure kpo00004
, 02)는 상기 데이타(D)의 논리상태에 따라 각각의 상태를 갖게 된다.
그러므로, 데이타(D)와 출력 제어신호(0OE)가 하이 상태로 천이되면, 드라이버 제어신호(02)는 로우 상태를 그대로 유지하고 드라이버 제어신호(
Figure kpo00005
)는 로우 상태로 천이하므로, 상기 드라이버용 MOSFET(M1)는 온(ON)되고 MOSFET(M2)는 오프되어 출력데이타(Dout)는 하이 상태로 된다.
그러나 출력데이타(Dout)가 고임피던스(Hi-Z)상태에 있을 경우, 즉, 3-상태(Tri-state) CMOS 인버터의 MOSFET(M1, M2)가 모두 오프되어 있는 경우, 데이타 출력단(Dout)에 P채널 MOSFET(M1)의 문턱전압(Threshold Voltage)인 |VT(M1)| 보다 높은 값이 인가되면, P채널 MOSFET(M1)가 온되어 출력 누출전류(Output leakage current)가 흐르게 되어 데이타 출력단(DOUT)의 전위를 낮출 수 있고 P채널 MOSFET(M1)의 n-기판에 내부 전원(Vdd)이 연결되어 있으므로, 상기한 출력데이타(Dout)외 고임피던스 상태에서 p-n접합이 온되어, CMOS인버터형 드라이버용 MOSFET(M1, M2)에 의해 래치-업(Latch-up)이 발생하며 심한 경우에는 소자 전체가 파괴된다.
상기한 종래의 출력 버퍼회로(제1도 참조)의 문제점을 개선하기 위하여 제안된 기존의 또다른 출력 버퍼회로는 제2도에 도시한 바와 같이, 출력 제어신호(0OE)와 소자 내부로부터 추출된 데이타(D)를 입력으로 드라이버 제어신호(01, 02)를 출력하는 출력 버퍼 제어신호 발생회로(1)와, 상기 드라이버 제어신호(01, 02)를 게이트 입력으로 하고 드레인을 외부로의 데이타 출력단(Dout)으로 하는 N채널 MOSFET(M3) 및 N채널 MOSFET(M4)와, 상기 N채널 MOSFET(M4)의 드레인과 소오스 간에 그 양단이 연결된 캐패시터(Cout)로 구성되어 있다.
상기한 제2도의 출력 버퍼회로의 동작을 제3도의 신호 파형도를 참조하여 설명하면 다음과 같다.
출력 제어신호(0OE)가 하이 상태로 되어 소자 내부로부터 추출된 데이타(D)를 외부로 전달할 경우, 드라이버 제어신호(01)가 하이 상태로 되면 상기 N채널 MOSFET(M3)는 온되어 데이타(D)를 외부 데이타 출력단(Dout)으로 출력한다.
그런데, N채널 MOSFET(M3)는 게이트 입력(01)이 전원전압(Vdd)의 전위에 있고, 드레인은 전원(Vdd)에 연결되어 있으므로, N채널 MOSFET의 특성에 의해 데이타 출력단(DOUT)의 출력전위는 문턱전압 만큼의 손실을 입어 낮아지게 된다.
따라서 데이타 출력단(Dout)의 출력전위(Vout)의 최대치(Vout, max)는
Vout, max=Vdd-VT(M3)
로 나타나며, 여기서 VT(M3)는 출력전위(Vout)가 최대치(Vout, max)에 이르렀을 때에 N채널 MOSFET(M3)의 문턱 전압을 나타낸다.
이러한 문턱 전압의 손실은 출력단(Dout)의 하이 상태의 전위(VOH)를 떨어뜨리므로, 이에 연결된 외부소자의 잡음 여부(noise margin)를 낮추게 되고, 출력단의 하이 상태의 전위(VOH)는 소자의 중요한 DC특성중 하나이므로, 고부가 가치의 제품 실현이 어렵게 된다.
또한, 상기 제2도의 출력 버퍼회로의 문제점을 개선하기 위해 안출된 종래의 출력 버퍼회로로서, 제4도를 참조하여 설명하면 다음과 같다. 출력 버퍼 제어신호 발생회로(1)는 출력 제어신호(0OE)와 소자 내부로부터 추출된 데이타(D)를 입력으로 하여 부우트 스트랩핑회로의 제어신호를 출력하여 후단의 부우트 스트랩핑회로(2)를 제어하고, 상기한 출력 버퍼 제어회로 발생회로(1)와 부우트 스트랩핑회로(2)로부터 출력된 드라이버 제어신호(01, 02)를 게이트 입력으로 하는 MOSFET(M5, M6)는 드레인을 통해 출력데이타(Dout)를 외부로 출력한다.
그리고, 부우트 스트랩핑회로(2)는 제5도에 도시한 바와 같이, 출력 버퍼 제어신호 발생회로(1)로부터 출력된 부우트 스트랩핑회로의 제어신호를 입력으로 하고 네개의 인버터(G3 내지 G6)로 구성된 인버퍼회로(52)와, 상기 인버터회로(52)의 세번째 인버터(G5) 출력단에 드레인이 연결되고 전원 전압(Vdd)을 게이트 입력으로 하는 MOSFET(M8)와, 상기 MOSFET(M8)의 소오스에 일측단에 연결되고 그 타단은 상기 부우트 스트랩핑회로의 제어신호의 출력단에 연결되어 커플링 효과로 노드(B)의 전위를 Vdd-VT(M8) 전압(V)에서 Vdd+V1전압(V)(Vdd 이상의 전압)으로 상승시키는 캐패시터(C1)와, 상기 부우트 스트랩핑회로의 제어신호를 입력으로 하고 두개의 인버터(G1, G2)로 구성된 인버터회로(51)와, 상기 인버터회로(51)에 연결되고 노드(B)의 전위를 게이트 입력으로 하고 드라이버 제어신호(01)를 출력하는 MOSFET(M7)와, 상기 인버터 회로(52)의 출력단에 일측단이 연결되고 그 타단은 드라이버 제어신호(01)의 출력단에 연결되어 커플링 효과로 드라이버 제어신호(01)를 (Vdd+V2)V (Vdd 이상의 전압)으로 상승시키는 캐패시터(C2)로 구성되어 있다.
제6도의 신호 파형도를 참조하여 상기의 개선된 종래 출력 버퍼회로의 동작을 설명하면 다음과 같다.
t〈TO에서는 출력 제어신호(0OE)가 OV로 되고, 데이타(D)는 Vdd전압(V)으로 되어 부우트 스트랩핑회로의 제어신호는 노드(A)에서 OV로 되고 노드(B, C)는 각각(Vdd-VT(M8)V,OV로 나타나므로 MOSFET(M7)는 온된다. 따라서, 상기 부우트 스트랩핑회로의 제어신호는 인버터회로(5)에 입력되어 인버터(G1, G2)를 거쳐서 온 상태의 MOSFET(M7)를 통과하며, 이에 의해 출력되는 드라이버 제어신호(01)는 OV를 유지하고, 상기 캐패시터(C1)는 Vdd-VT(M8) 전압(V)으로 충전된다.
t-TO에서는 상기 출력 제어신호(0OE)가 Vdd전압(V)으로 천이하여 출력버퍼를 활성화시킴으로서, 부우트 스트랩핑 제어신호는 Vdd전압(V)으로 천이하여 노드(B)는 상기 캐패시터(C1)의 커플링 효과에 의해 Vdd-VT(M8) 전압(V)에서 Vdd+V1전압(V)(Vdd이상의 전압)으로 상승한다. 이 상승한 전압(Vdd+V1)은 다음과 같은 식을 통해 얻을 수 있다.
Vdd+V1=(Vdd-VT(M8)+(Vdd))×
Figure kpo00006
여기서, 상기 C1/(C1+Cp1)은 캐패시터(C1)와 노드(B)의 기생캐패시턴스(Cp1)에 의한 커플링비에 해당한다. Vdd전압(V)의 전위를 갖는 부우트 스트랩핑 회로의 제어신호는 상기 인버터회로(51)의 인버터(G1, G2)를 거쳐 일정시간 지연된 후, Vdd+V1전압(V)으로 상승한 노드(B)에 게이트를 연결한 MOSFET(M7)를 통해 드라이버 제어신호(01)를 Vdd전압(V)으로 천이시킨다.
또한, 드라이버 제어신호(01)를 게이트입력으로 하고 상기 인버터회로(52)의 출력을 소오스 드레인으로 하는 캐패시터(C2)는 Vdd전압(V)으로 충전되고, 부우트 스트랩핑회로의 제어신호는 상기 인버터회로(52)의 인버터(G3 내지 G5)를 거쳐 일정시간 지연된후, t=T1에서는 상기 인버터회로(52)의 출력단(C)에 이르러 상기 캐패시터(C2)의 커플링 효과에 의해 드라이버 제어신호(01)는 Vdd+V2전압(V)으로 상승하므로, 그 후단의 드라이버용 MOSFET는 충분히 온되어 데이타 출력단(Dout)을 Vdd전압(V)으로 상승시킬 수 있는 것이다.
그러나, 상기의 개선된 종래 출력 버퍼회로(제4도 참조)는 부우트 스트랩핑회로를 구현하기 위한 복잡한 구성이 필요하며, 부우트 스트랩핑회로내의 부우트 스트랩핑 캐패시터의 충전을 위해 필요한 시간이 지연현상을 초래함으로써, 출력단의 하이 상태의 전위를 높이는 효과에 비해 회로 구성 및 출력시간에 커다란 손실을 가져오는 문제점이 있다.
따라서, 상기한 문제점을 제거하기 위해 안출된 본 발명의 목적은 반도체 소자 내부에서 전원 전압 이상의 전압을 갖는 정전원을 발생시키는 전원 전압이상의 전압 공급회로를 이용하여, 간단한 구성으로서 외부출력단의 하이 상태의 전위를 높여주는 출력버퍼회로를 제공함에 있다.
본 발명은 상기 목적을 달성하기 위해, 반도체 소자의 출력 버퍼회로에 있어서, 소자내부에 전원전압(Vdd) 이상의 전압을 공급하기 위한 수단; 상기 소자 내부로부터 추출된 데이타 및 출력제어신호를 입력신호로 하는 출력 버퍼 제어신호 발생수단; 상기 출력 버퍼 제어신호 발생수단으로부터 출력된 제어신호와 상기 전원전압(Vdd) 이상의 전압을 공급하기 위한 수단으로부터 발생되는 전원전압 이상의 전압(Vpp)을 공급받아 드라이버 제어신호를 전위의 손실없이 출력하는 레벨 중계수단; 상기 레벨 중계수단으로부터 출력된 드라이버 제어신호를 게이트로 입력받고, 전원단(Vdd)에 드레인이 연결되고, 소오스로 출력데이타를 출력하는 제1MOSFET; 및 상기 출력 버퍼 제어신호 발생수단으로부터 출력되는 제어신호를 게이트로 입력받고, 소오스는 접지되고, 드레인은 상기 제1MOSFET의 소오스에 연결된 제2MOSFET를 포함하고 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제7도는 본 발명의 일실시예 구성을 나타낸 회로도, 제8도는 상기 제7도의 레벨 중계기의 일실시예 구성을 나타낸 회로도, 제9도는 상기 제8도의 각 부분의 신호 파형도, 제10도는 상기 제7도의 전원이상 전압 공급회로의 구성을 나타낸 회로도, 제9도는 상기 제8도의 각 부분의 신호 파형도, 제10도는 상기 제7도의 전원이상 전압 공급회로의 구성을 나타낸 회로도, 제11도는 상기 제10도의 전하펌프 Ⅰ의 동작 신호 파형도,
제12도는 상기 제8도의 전원이상 전압의 전하공유에 의한 감소를 나타낸 신호 파형도, 제13도는 상기 제12도에 따른 다인나믹 램의 패스트 페이지 모드 동작시 신호 파형도, 제14도는 상기 제13도에 따른 제10도의 전하펌프 Ⅱ의 동작 신호 파형도이다.
그리고, 도면에서 1은 출력 버퍼 제어신호 발생회로, 3은 레벨 중계기, 4 및 5는 링발진기, 6 및 7은 전하펌프, M9 내지 M20은 MOSFET, CRES는 캐패시터를 각각 나타낸 것이다.
본 발명은 제7도에 도시한 바와 같이, 소자 내부로부터 추출된 데이타(D)와 출력 제어신호(ΦOE)를 입력으로 하는 출력 버퍼 제어신호 발생회로(1)와, 상기 출력버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03, 04)와 반도체 소자 내부로부터 발생되는 전원전압 이상의 전압(Vpp)을 공급받아 드라이버 제어신호(01")를 전위의 손실없이 안전하게 드라이버유 MOSFET로 전달하는 기능을 하는 레벨 중계기(3)와, 상기 레벨 중계기로부터 출력된 드라이버 제어신호(01")의 제어를 받아 외부로 데이타(Dout)를 출력하는 MOSFET(M9, M10)로 구성되어 있다.
이제, 제9도의 신호파형도를 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.
t〈T1인 구간에서는 출력버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03, 04)가 각각 전원전압의 전위(Vdd) 및 OV로 되어 전원전압 이상의 전압(Vpp)를 공급받도록 상기 제어신호(03, 04)를 입력으로 하는 상기 레벨 중계기(3)가 드라이버 제어신호(01")를 OV로 출력함에 따라 상기 드라이버 제어신호(01")를 게이트 입력으로하는 상기 MOSFET(M9)는 오프(OFF)되며, 제어신호(02)도 역시 OV로 유지되어 상기 MOSFET(M10)는 오프되므로, 외부로 출력되는 데이타(Dout)는 고임피던스(Hi-Z)상태를 유지한다.
반면에, t=T1인 구간에서는 출력 버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03, 04)가 각각 OV 및 전원전압의 전위(Vdd)를 갖게되어 상기 제어신호(03, 04)를 입력으로 하는 레벨 중계기(3)가 드라이버 제어신호(01")를 전원전압 이상의 전위(Vpp)로 천이시킴에 따라, 상기 드라이버 제어신호(01")를 게이트입력으로 하는 상기 MOSFET(M9)는 온되어 외부로 출력되는 데이타(Dout)는 전원 전압(Vdd)으로 천이되는 것이다.
제8도는 상기 제7도의 레벨 중계기(3)의 일실시에 세부구성을 나타낸 회로도이다. 전원전압 이상의 전압을 공급하는 회로에 연결되어 전원전압 이상의 전압(Vpp)를 공급받는 레벨 중계기(3)는 전원전압 이상의 전압(Vpp) 공급단장에 소오스가 연결된 MOSFET(M11)와, 전원전압(Vdd)을 게이트 입력으로 하며 상기 MOSFET(M11)의 드레인에 연결된 MOSFET(M13)와, 출력 버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03)를 게이트 입력으로하며 상기 MOSFET(M13)의 소오스 및 접지에 드레인 및 소오스가 각각 연결된 MOSFET(M15)와, 상기 전원전압 이상의 전압(Vpp) 공급단자에 소오스가 연결되고 상기 MOSFET(M11)의 드레인 전위가 게이트에 입력되며 그의 드레인 전위를 상기 MOSFET(M11)의 게이트에 인가하는 MOSFET(M12)와, 상기 MOSFET(M12)의 드레인에 연결되고 전원전압(Vdd)을 게이트 입력으로 하는 MOSFET(14)와, 상기 출력버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(04)를 게이트 입력으로 하며 접지 및 상기 MOSFET(M14)의 소오스에 소오스 및 드레인이 각각 연결된 MOSFET(M16)와, 상기 MOSFET(M12)의 드레인에 연결되어 그 출력을 게이트 입력으로 하고 상기 전원전압 이상의 전압(Vpp)을 소오스에 연결하고 드레인으로 드라이버 제어신호(01")를 출력하는 MOSFET(M17)와, 상기 MOSFET(M12)의 드레인에 연결되어 그 출력을 게이트 입력으로 하고 소오스는 접지된 MOSFET(M19)와, 상기 MOSFET(M17)의 드레인에 드레인이 연결되고 전원전압(Vdd)을 게이트 입력으로 하는 MOSFET(M18)로 구성되어 있다. 특히, 상기 MOSFET(M13, 14, M18)는 고전압(Vpp) 방전시 핫-캐리어(Hot-carrier)발생을 억제하기 위해 부가된 트랜지스터들이다.
이제, 상기 제8도 및 제9도를 참조하여 레벨 중계기(3)의 동작을 좀더 상세히 설명하면 다음과 같다.
우선, t〈T1인 구간에서 출력 버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03, 04)가 각각 전원전압(Vdd) 및 OV로 되어 제어신호(03)가 게이트로 입력되는 MOSFET(M15)는 온(ON)되고, 제어신호(04)가 게이트로 입력되는 MOSFET(M16)는 오프(OFF)된다.
따라서, 상기 MOSFET(M13)의 드레인점인 노드(E)는 OV로 방전되고, 상기 MOSFET(M14)의 드레인점인 노드(F)는 상기 노드(E)의 전위에 의해 MOSFET(M12)가 온됨에 따라 전원전압 이상의 전압(Vpp)을 유지하므로, 상기 MOSFET(M17)는 오프되고, 상기 MOSFET(M18, M19)는 온되어, 드라이버 제어신호(01")는 OV를 유지한다.
반면에, t=T1에서는 상기 출력 버퍼 제어신호(0OE)가 하이(Vdd)로 천이함에 따라, 출력 버퍼 제어신호 발생회로(1)로부터 출력된 제어신호(03, 04)는 OV 및 전원전압(Vdd)으로 상태가 바뀌고, 제어신호(03)가 게이트로 입력되는 상기 MOSFET(M15)는 오프되고, 제어신호(04)가 게이트로 입력되는 상기 MOSFET(M16)는 온된다. 따라서, 상기 MOSFET(M14)의 드레인점인 노드(F)는 OV로 방전되어 MOSFET(M19)는 오프되고, MOSFET(M17)는 온되어 출력되는 드라이버 제어신호(01")는 전압전압 이상이 전압(Vpp)으로 천이되는 것이다.
상술한 바와 같이 동작되는 과정은 전원전압(Vdd) 대신 전원전압 이상의 전압(Vpp)이 전원으로 이용되는 CMOS인버터의 경우와 같다.
그리고, 전원전압(Vdd)보다 N채널 트랜지스터의 문턱 전압(VTH) 이상 충분히 높은 전위로 나타나는 전원전압 이상의 전압(Vpp) 공급회로는 제10도에 도시한 바와 같이 두개의 링발진기 Ⅰ 및 Ⅱ(4,5)와, 상기 두개의 링발진기 Ⅰ 및 Ⅱ(4,5)에 의해 구동되는 두개의 전하펌프 Ⅰ 및 Ⅱ(6,7)와, 상기 두 전하펌프 Ⅰ 및 Ⅱ(6,7)의 출력단에 연결되어 전하를 저장하는 대용량의 캐패시터(CRES)로 구성된다.
상기 전원전압 이상의 전압(Vpp) 공급회로에 대한 동작을 도면을 참조하여 설명하면 다음과 같다.
링발진기 Ⅰ(4)은 소자에 전원이 공급되는 동안에는 항상 동작하는 것으로, 대기(stand-by)상태의 소비전력이 링발진기 Ⅰ(4)의 동작에 의해 증가되는 것을 최대한 줄이기 위해 작은 규모의 전하펌프 Ⅰ(6)을 구동시키고 그 발진 주기를 길게한다.
다이나믹 램의 경우, 최적화를 위해 상기한 링발진기(4)와 기판전압의 발생기에 필요한 링발진기를 공유할 수 있다.
소자에 전원이 공급된 시간부터 상기 전하펌프 Ⅰ(6) 및 링발진기 Ⅰ(4)의 반복 펌핑 동작에 의해 상기 전원전압 이상의 전압(Vpp)은 설정 전위까지 상승하여 제11도에 도시한 바와 같이, Vpp.TAR을 유지하게 된다. 여기에서 상기 Vpp.TAR은 대기(stand-by)상태의 전압 Vpp의 타겟 전압 레벨(TARget voltage level)로서, NMOS 트랜지스터의 경우는 일반적으로 스피드 및 이득(Margin)을 고려하여 설정되는 것이다.
그런데, 제9도의 신호 파형도중 t=T1에서 드라이버 제어신호(01")가 온된 MOSFET(M17)에 의해 상기 전원전압 이상의 전압(Vpp)과 연결되는 순간, Vpp.TAR의 전위를 유지하던 상기 전원전압 이상의 전압(Vpp)과 OV를 유지하던 드라이버 제어신호(01")는 MOSFET(M17)를 통하여 전하공유를 하게되어 제12도에 도시한 바와 같이 전원전압 이상의 전압(Vpp)은 Vpp.TAR보다 낮은 전위인 Vpp.SHR로 떨어지게 된다.
이때의 Vpp.SHR은 전하공유 후의 Vpp레벨 전위를 지칭하는 것으로서, 다음의 식으로 구할 수 있다.
Figure kpo00007
Figure kpo00008
여기서, C01"은 드라이버 제어신호(01")의 간략화된 부하개패시터를 나타내고, Cpp는 전원전압 이상인 전압(Vpp) 출력단의 기생 캐패시턴스의 총합을 나타낸 것이다.
예를들어, 상기 CRES+Cpp가 3C01"이고, 상기 Vpp.TAR이 8V라하면, 상기한 식에 대입하여 다음과 같이 Vpp.SHR을 구할 수 있다.
Vpp.SHR=8*3/4=6.4V
즉, 상기의 전원전압 이상이었던 전압(Vpp)의 전위는 순간적으로 2V 정도 떨어진다.
여기서, 드라이버 제어신호(01")의 출력단으로 전달된 전하는 전원전압 이상의 전압 출력단으로 귀환하지 못하고, 한주기 만큼 늑게(제9도의 t=T2일때) MOSFET(M18, M19)를 통하여 접지로 방전된다.
이제, 상기와 같이 강하된 상기 전압(Vpp)의 전위를 회복시키는 과정을 다이나믹 램의 패스트 페이지(FAST PAGE) 모드의 동작을 예로 들어 설명하면 다음과 같다.
제13도에서 도시한 바와 같이, 출력 제어신호(0OE)가 짧은 주기(TFC)로 온/오프 동작을 반복하고, 데이타(D)는 하이를 계속 유지할 경우, 드라이버 제어신호(01")와의 전하공유로 전압강하된 상기 전압(Vpp)의 전위가 출력 제어신호의 한주기(TFC) 내에서 회복되지 못하게 되면, 반복되는 후속 동작에서 방전이 거듭되거 상기 전압(Vpp)의 전위는 Vdd-VT(M20) 전압(V)에 이르게 된다.
그러므로, 상기의 강하된 전압(Vpp)의 전위는 적어도 출력 제어신호의 한주기(TFC) 내에서 Vpp.TAR값으로 회복되어야 한다.
따라서, 상기한 조건을 만족시키기 위해 제10도에서 도시한 바와 같이, 큰 규모의 전하펌프 Ⅱ(7) 및 이를 구동시키는 짧은 주기(TFC 보다 매우 작아야 함)를 갖는 링발진기 Ⅱ(5)를 부가하였다.
상기한 링발진기 Ⅱ(5)는 출력 버퍼 신호발생회로(1)에서 추출된 출력신호(04)를 클럭 입력신호로 하여 이의 제어를 받는다. 상기 출력 버퍼 제어신호 발생회로(1)에서 추출된 출력신호(04)가 하이 상태일때만 상기 링발진기 Ⅱ(5)가 진동하므로, 전하펌프 Ⅱ(7)는 링발진기 Ⅱ(5)가 진동하는 상태에만 동작된다. 따라서, 불필요한 전력의 소비를 막을 수 있는 것이다. 상기한 링발진기 Ⅱ(5) 및 전하펌프(7)에 의한 상기의 강하된 전압(Vpp)의 회복과정은 제14도에 도시하고 있다.
상기와 같이 구성되어 작용하는 본 발명은 소자 내부에 전원 전압 이상의 전압(Vpp) 공급회로를 부가한 출력 버퍼회로에서 나타나는 캐패시터 충전을 위한 지연시간을 제거하고, 회로를 간단화하므로써 집적화가 용이하게 하는 효과를 갖는다.

Claims (3)

  1. 반도체 소자의 출력 버퍼회로에 있어서, 소자내부에 전원전압(Vdd) 이상의 전압을 공급하기 위한 수단; 상기 소자 내부로부터 추출된 데이타(D) 및 출력 제어신호(ΦOE)를 입력신호로 하는 출력 버퍼 제어 신호 발생수단(1); 상기 출력 버퍼 제어신호 발생수단(1)으로부터 출력된 제어신호(Φ3, Φ4)와 상기 전원전압(Vdd) 이상의 전압을 공급하기 위한 수단으로부터 발생되는 전원전압 이상의 전압(Vpp)을 공급받아 드라이버 제어신호(Φ1")을 전원의 손실없이 출력하는 레벨 중계수단(3); 상기 레벨 중계 수단으로부터 출력된 드라이버 제어신호(Φ1")를 게이트로 입력받고, 전원단(Vdd)에 드레인이 연결되고, 소오스로 출력데이타(Dout)를 출력하는 제1MOSFET(M9); 및 상기 출력 버퍼 제어신호 발생수단(1)으로부터 출력되는 제어신호(Φ2)를 게이트로 입력받고, 소오스는 접지되고, 드레인은 상기 제1MOSFET(M9)의 소오스에 연결된 제2MOSFET(M1Φ)를 포함하고 있는 것을 특징으로 하는 출력 버퍼회로.
  2. 제1항에 있어서, 상기 전원전압 이상의 전압(Vpp)을 공급하기 위한 수단은 소정 크기의 발진주기를 갖는 제1링발진 수단(4); 상기 제1링발진 수단(4)에 연결되어 전원전압 이상의 전압(Vpp)으로 출력하는 제1전하펌핑 수단(6); 상기 출력버퍼 제어신호 발생수단(1)으로부터 출력되는 제어신호(Φ4)의 제어를 받고, 상기 제1링발진 수단(4)의 주기보다 작은 소정크기의 주기를 갖는 제2링발진 수단(5); 상기 제2링발진수단(5)에 연결되어 있으며, 상기 제1전하 펌핑수단(6)의 출력단으로 그 출력을 인가하는 제2전하펌핑 수단(7); 및 상기 제1전하펌핑 수단(6)의 출력단에 일측단이 연결되고, 그 타단은 접지되어 전하를 저장하는 대용량의 캐패시터(CRES)를 포함하고 있는 것을 특징으로 하는 출력 버퍼회로.
  3. 제1항에 있어서, 상기 레벨중계 수단(3)은 전원전압 이상의 전압(Vpp) 공급단자에 소오스가 연결된 제3MOSFET(M11); 상기 전원전압 이상의 전압(Vpp) 공급단자에 소오스가 연결되고, 상기 제3MOSFET(M11)의 드레인 출력이 게이트에 입력되고, 드레인은 상기 제3MOSFET(M11)의 게이트에 연결된 제4MOSFET(M12); 상기 출력버퍼 제어신호 발생수단(1)으로부터 출력된 신호(Φ3)를 게이트 입력으로 하고, 상기 제3MOSFET(M11)의 드레인에 자신의 드레인이 연결되고, 소오스는 접지된 제5MOSFET(M15); 상기 출력 버퍼 제어신호 발생수단(1)으로부터 출력된 신호(Φ4)를 게이트 입력으로 하고, 상기 제4MOSFET(M12)의 드레인에 자신의 드레인이 연결되고, 소오스는 접지된 제6MOSFET(M16); 상기 제4MOSFET(M12)의 드레인에 게이트가 연결되어 있으며, 상기 전원전압 이상의 전압(Vpp) 공급단자에 소오스가 연결되어 드레인으로 드라이버 제어신호(Φ1")를 출력하는 제7MOSFET(M17); 및 상기 제4MOSFET(M12)의 드레인이 게이트가 연결되고, 상기 제7MOSFET(17)의 드레인에 드레인이 연결되며, 소오스는 접지된 제8MOSFET(M19)를 포함하고 있는 것을 특징으로 하는 출력 버퍼회로.
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