KR930003442B1

KR930003442B1 - 멀티 포트 비디오램 인터페이싱 회로

Info

Publication number: KR930003442B1
Application number: KR1019890005710A
Authority: KR
Inventors: 문상호; 진대현; 김선구
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1989-04-29
Filing date: 1989-04-29
Publication date: 1993-04-29
Also published as: KR900016879A

Abstract

내용 없음.

Description

멀티 포트 비디오램 인터페이싱 회로

제1도는 본 발명의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 그래픽 시스템 프로세서 21, 22 : 버스 트랜시버

30 : 트랜스 페어런트 래치 40 : 멀티 플랙서

41 : 필 로직 50 : 비디오 프레임 버퍼

60 : 칼라 파레트 70 : 칼라 모니터

80 : 비디오 클럭발생부

본 발명은 그래픽 처리시스템에 관한 것으로, 특히 그래픽 시스템 프로세서와 비디오 램간의 인터페이스 회로에 관한 것이다.

현재까지 개발되어 사용되어져 오고 있는 그래픽 어댑터(Graphic Adapter)들로는 Hercules Board(64k Byte), CGA(Color Graphics Adapter : 16byte), EGA(Enhanced Graphics Adapter ; 64kByte-256kByte), VGA(Video Graphics Adapter) 등을 들 수 있다.

상기와 같은 종래의 그래픽 보드들은 PC레벨에서 그래픽 단독의 기능만을 제공할 수 있었으므로 비디오 메모리 용량이 작아 해상도가 떨어지는 단점이 있었다.

따라서 본 발명의 목적은 대용량의 비디오 메모리를 사용하여고 해상도의 칼라 그래픽 컨트롤 보드를 구현하기 위한 그래픽 시스템 프로세서와 비디오 램간의 인터페이스 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다. 데이타, 어드레스 및 컨트롤 시그날을 발생하여 시스템을 제어하는 컬러 그래픽 프로세서(10)와, 드로잉 및 디스플레이 동작을 수행하는 듀얼 포트 비디오 램으로 구성된 프레임버퍼(50)와, 상기 컬러그래픽 프로세서(10)로부터 래치된 어드레스를 상기 프레임 버퍼(50)로 전달하는 트랜스 페어런트 래치부(30)와, 상기 컬러그래픽 프로세서(10)로부터 출력된 데이타를 상기 프레임 버퍼(50)로 전송하는 버스 트랜시버(20)와, 상기 컬러그래픽 프로세서(10)로부터 발생된 로우 및 칼럼어드레스 스트로브 신호와 어드레스 신호를 디코딩하여 상기 프레임 버퍼(50)를 제어하는 디코딩로직(40)과, 비디오클럭 신호의 제어를 받아 상기 프레임버퍼(50)로부터 직렬 출력된 데이타를 화소 선택 입력 단자로 입력하여 컬러 모니터(70)로 레드, 그린 , 블루 및 동기신호를 발생하는 칼라 파레트(60)로 구성된다.

상술한 구성에 의거 본 발명을 상세히 설명한다. 일반적으로 컴퓨터의 파워가 온(ON)되면 메인 CPU에서 선과 원동 다양한 그래픽 프리미티브가 내장된 펌웨어(firmware)를 그래픽 보드에 다운로드(down load)시키거나 혹은 그래픽 보드내의 롬(ROM)을 통해 부팅시키는 2가지 방법중에 하나를 선실행한다. 상기 그래픽 보드는 메인 CPU에서 다운로드 되어져 시스템 메모리에 내장된 프로그램과 메인 CPU에 의한 순차에 따라 이미지 데이타를 처리하게 된다.

즉 메인 CPU에서 모니터(70)등의 화면 표시장치에 영상을 표시하기 위해서 GSP(10)를 통해서 영상데이타를 로컬(local)쪽의 프레임 버퍼(50)상에 기록하게 된다.

그리고 프레임버퍼(50)상의 영상 데이타는 GSP(10)의 제어신호와 어드레스(Address)신호에 의해 컬러 파레트(Color Palette)(60)쪽으로 전송되어진다.

이때 상기 컬러 파레트(60)로 전송되어진 영상데이타는 GSP(10)쪽의 파레트 제어신호와 비디오 제어신호에 의해서 모니터등의 화면 표시장치에 필요한 비디오 신호로 변환되어져 화면표시장치로 출력되고 비로소 화면상에 영상이 나타나게 된다.

본 발명에서는 제1도와 같이 컬러 그래픽 컨트롤 보드(Color Graphic Control Board)에 실장되는 프레임 버퍼(Frame Buffer)(50)로 드로잉(Drawing)과 디스플레이(Display) 동작을 하는 듀얼 포트 비디오램을 이용하며 메모리 크기는 1메가 바이트(MByte)를 기본으로 한다.

그러므로 64k×4의 크기를 갖는 비디오램 32개를 사용하여 1MByte의 프레임 버퍼(50)를 설계한다.

즉 상기 프레임 버퍼(50)는 빌딩 블록방식을 받아 들임으로써 컴퓨터의 기능 향상을 꾀하기 위하여 메모리의 논리단위로서 통산 64k인 뱅크(bank) 개념을 이용하여 제1-제4뱅크(51-54)로 구성되며 이때 한 뱅크는 8개의 비디오 램으로 이루어진다.

또한 GSP(10)에서의 데이타 버스는 16비트로 구성되어 있어 2개의 버스 트랜시버(bus transceiver)(21, 22)를 사용하여 상기 비디오램(50)과 상호 인터페이싱 할 수 있도록 하고 어드레스 버스는 상기 GSP(10)의 제2-제9어드레스(LAD1-LAD8)를 트랜스 페어런트 래치(transparent latch)(30)를 사용하여 연결한다.

상기 비디오 램(50)의 각각의 뱅크(51-54)는 팔(PAL) 로직(42)으로부터 발생된 제1-제4로우 어드레스 제어신호

의 제어를 받는다.

이때 상기 제1-제4로우 어드레스 제어신호

는 상기 GSP(10)로부터 발생된 로우 어드레스 스트로브(Row Address Strobe) 신호

와 어드레스 신호(LA21, LA22)를 디코딩한 결과이다.

또한 상기 GSP(10)로 부터 발생된 칼럼 어드레스 스트로브 신호(Column Address strobe)(CAS)는 상기 GSP(10)의 제1어드레스 신호(LAD0)를 멀티플렉서(41)를 통해 멀티플렉싱하여 제1 및 제2칼럼 어드레스 제어신호(CAS0, CAS1)로 분리하여 홀수 뱅크와 짝수 뱅크로 구분하여 시그날링 한다.

그러므로 각각의 뱅크(51, 52, 53, 54)의 직렬 출력 데이타는 칼러파레트(60)의 화소(pixel) 선택입력 단자(PA0-PA7, PB0-PB7, PC0-PC7, PD0-PD7)로 입력되어 칼러 정보를 제공한다.

상기 컬러정보에 의한 컬러값은 컬러 파레트(60)의 레드, 그린, 블루 포트(Red, Green, Blue Port)를 통하여 비디오 값으로 출력되고 상기 비디오 값이 모니터(70)에서 디스플레이 되도록 한다.

상술한 바와 같이 컬러 그래픽 컨트롤 보드를 구성하므로써 풍부한 영역의 메모리를 가지며 고 해상도의 그래픽 기능을 실현할 수 있는 저가격 고성능의 PC레벨의 엔지니어링 워크 스테이션을 구현할 수 있는 이점이 있다.

Claims

칼러 모니터(70)를 구비한 칼러 그래픽 제어회로에 있어서, 데이타 어드레스 및 컨트롤 시그날을 발생하여 시스템을 제어하는 칼러 그래픽 프로세서(10)와, 드로잉 및 디스플레이 동작을 수행하는 듀얼 포트 비디오 램으로 구성된 프레임버퍼(50)와, 상기 컬러그래픽 프로세서(10)로 부터 래치된 어드레스를 상기 프레임 버퍼(50)로 전달하는 트랜스 페어런트 래치부(30)와, 상기 컬러그래픽 프로세서(10)로부터 출력된 데이타를 상기 프레임 버퍼(50)로 전송하는 버스 트랜시버(20)와, 상기 컬러그래픽 프로세서(10)로부터 발생된 로우 및 칼럼 어드레스 스트로브 신호와 어드레스 신호를 디코딩하여 상기 프레임 버퍼(50)를 제어하는 디코딩로직(40)과, 비디오클럭 신호의 제어를 받아 상기 프레임 버퍼(50)로부터 직렬 출력된 데이타를 화소 선택 입력 단자로 입력하여 상기 컬러 모니터(70)로 레드, 그린 , 블루 및 동기신호를 발생하는 칼라 파레트(60)로 구성됨을 특징으로 하는 멀티포트 비디오램 인터페이싱회로.