KR930002784Y1 - Bi-phase mudulation circuit for digital audio interface - Google Patents

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KR930002784Y1 KR2019900016081U KR900016081U KR930002784Y1 KR 930002784 Y1 KR930002784 Y1 KR 930002784Y1 KR 2019900016081 U KR2019900016081 U KR 2019900016081U KR 900016081 U KR900016081 U KR 900016081U KR 930002784 Y1 KR930002784 Y1 KR 930002784Y1
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권희성
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강진구
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    • G11INFORMATION STORAGE
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    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/02Analogue recording or reproducing
    • G11B20/08Pulse-modulation recording or reproducing

Abstract

내용 없음.No content.

Description

디지탈 오디오 인터페이스부에 사용되는 바이-페이즈(Bi-Phase) 변조회로Bi-Phase Modulation Circuit for Digital Audio Interface

제1a~b도는 일반적인 바이-페이즈 변조 전, 후의 일반적인 펄스 파형도.1a to b are general pulse waveform diagrams before and after general bi-phase modulation.

제2도는 이 고안에 따른 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈 변조회로를 나타낸 회로도.2 is a circuit diagram showing a bi-phase modulation circuit used in the digital audio interface according to the present invention.

제3a~g도는 제1도 각부의 펄스 파형도이다.3A to 3G are pulse waveform diagrams of respective parts of FIG. 1.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 클럭신호 입력단1: Clock signal input terminal

2 : 바이-페이즈 변조시키려는 디지탈 데이타 신호 입력단2: Digital data signal input stage to be bi-phase modulated

10 : 제1D-플립플롭 20 : 제2D-플립플롭10: 1D flip-flop 20: 2D flip-flop

30 : 제3D-플립플롭 A : 클럭신호 딜레이부30: 3D flip-flop A: Clock signal delay unit

B : 바이-페이즈 변조부 G1,G2,G4 : 2입력앤드 게이트B: Bi-phase modulator G1, G2, G4: 2 input and gate

G3 : 인버터 G5 : 2입력 오아게이트G3: Inverter G5: 2-input OA gate

이 고안은 디지탈 오디오 기기의 인터페이스에 관한 것으로서, 더욱 상세하게는 콤팩트 디스크(Compact Disc : CD)나 디지탈 오디오 테이프(Digital Audio Tape : DAT)와 같은 디지탈 오디오 기기의 디지탈 출력을 여타의 디지탈 오디오 기기와 인터페이스 시키는 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈(Bi-Phase)변조회로에 관한 것이다.The invention relates to the interface of digital audio equipment, and more specifically, to the digital output of digital audio equipment such as compact discs (CDs) or digital audio tapes (DATs). Bi-Phase modulation circuit used in the digital audio interface to interface.

일반적으로 디지탈 오디오 기기의 디지탈 출력은 제1a도에서 보듯이 “NRZ”(Not Return To Zero)신호로 구성되어 있으나 콤팩트 디스크나 디지탈 오디오 테이프에서는 “NRZ”신호를 그대로 사용할 수 없고 제1b도와 같이 바이-페이즈 변환된 포멧의 디지탈 데이타로 변환되어야 한다. 바이 페이즈 변환은 제1b도에서 보듯이 디지탈 데이타가 “0”인 때는 데이타의 변화점에서 반전하고 “1”인 때에는 데이타의 변화점과 데이타의 중심에서 반전하는 파형이다. 이렇게 펄스 코드 변조(Pluse Code Modulation : 이하 “PCM”이하 한다)오디오 테이프(DAT)에서 사용되는 디지탈 오디오 인터페이스 데이타 규격이 서로 다르기 때문에 인터페이스 포멧에 맞게 바이-페이즈 변조를 시키지 않는 경우 기기의 동작이 제대로 되지 않는 문제점이 있었다.In general, the digital output of a digital audio device is composed of a “NRZ” (Not Return To Zero) signal as shown in FIG. 1A. However, the “NRZ” signal cannot be used as it is in compact discs or digital audio tapes. It must be converted to digital data in phase-converted format. The bi-phase conversion is a waveform inverted at the change point of the data when the digital data is "0" and inverted at the change point of the data and the center of the data when "1" is shown in FIG. Because of the different digital audio interface data standards used in Pulse Code Modulation (“PCM”) audio tapes (DAT), the operation of the equipment is not correct when bi-phase modulation is not performed according to the interface format. There was a problem.

이 고안은 이러한 문제점을 해결하기 위한 것으로써, 이 고안의 목적은 PCM 디코딩된 디지탈 출력을 바이-페이즈 변조시켜서 디지탈 오디오 기기에 인터페이스 시키기 위한 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈 변조회로를 제공하는데 있다.The present invention solves this problem, and an object of the present invention is to provide a bi-phase modulation circuit used in a digital audio interface for bi-phase modulating a PCM decoded digital output to interface to a digital audio device. have.

이러한 목적을 달성하기 위한 이 고안의 특징은 클럭신호 입력단자에 연결되어 클럭신호 입력단자로부터 클럭신호 입력단자로부터 클럭신호를 입력받아 입력되는 클럭신호의 입력단자에 연결되어 상기 클럭신호 입력단자로 부터의 클럭신호를 반전시키는 인버터와, 상기 제1D-플립플롭의 반전되지 않은 출력단자에 연결되며 상기 인버터에 의해 반전된 클럭신호를 입력받아 딜레이 시키는 제2D-플립플롭과, 상기 제1, 제2D-플립플롭의 반전되지 않은 출력신호를 앤드시키는 앤드게이트와, 상기 제1, 제2D-플립플롭의 출력단자에 연결되어 상기 제1, 제2D-플립플롭의 반전된 출력신호를 앤드시키는 앤드게이트로 되어 상기 클럭신호 입력단자로 부터의 클럭신호를 딜레이시키는 클럭신호 딜레이부와, 상기 앤드게이트에 연결되어 상기 앤드게이트의 출력신호와 바이-페이즈 변조시키려는 디지탈 데이타 신호를 곱하는 앤드게이트와, 상기 앤드게이트에 연결되고 상기 앤드게이트로 부터 신호를 입력받아 오아시키는 오아게이트와, 상기 오아게이트에 연결되어 상기 오아게이트의 출력신호를 받아 바이-페이즈 변환된 디지탈 신호로 출력하는 제3D-플립플롭으로 된 바이-페이즈 변조부로 구성되는 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈 변환회로에 있다.A feature of this invention for achieving this object is connected to a clock signal input terminal, and receives a clock signal from a clock signal input terminal from a clock signal input terminal, and is connected to an input terminal of a clock signal inputted from the clock signal input terminal. An inverter for inverting a clock signal of the second signal; a second D flip-flop connected to an uninverted output terminal of the first D flip-flop and receiving and delaying an inverted clock signal by the inverter; An AND gate for ANDing an uninverted output signal of the flip-flop, and an AND gate for connecting the output terminal of the first and second D-FLIP flops to AND the inverted output signal of the first and second D-Flip flops. A clock signal delay unit for delaying a clock signal from the clock signal input terminal, and connected to the AND gate to output the AND gate. An AND gate that multiplies a call with a digital data signal to be bi-phase modulated, an OG gate connected to the AND gate, and receiving an input signal from the AND gate, and connected to the OG gate to output an output signal of the OG gate. And a bi-phase conversion circuit used for a digital audio interface unit composed of a bi-phase modulator of a 3D-flip-flop that receives the bi-phase converted digital signal.

이하, 이 고안의 바람직한 실시예를 첨부도면에 따라 상세히 설명하면 다음과 같다. 제2도는 이 고안에 따른 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈(Bi-Phase) 변조회로를 나타낸 회로도로서, 클럭신호를 딜레이시키는 클럭신호 딜레이부(A)에 이 클럭신호 딜레이부(A)로 부터의 신호를 바이-페이즈 변조시키는 바이 페이즈변조부(B)가 연결되어 이루어진다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. 2 is a circuit diagram showing a bi-phase modulation circuit for use in the digital audio interface according to the present invention. The clock signal delay unit A is provided to a clock signal delay unit A for delaying a clock signal. The bi-phase modulator (B) for bi-phase modulation the signal from the is made is connected.

상기 클럭신호 딜레이부(A)는 클럭신호 입력단(1)으로부터 클럭단자(CK1)로 클럭신호를 입력받아 입력되는 클럭신호의 2분주된 신호를 출력시키는 제1D-플립플롭(D Type Flip-Flop)(10)의 출력단자(a)에 신호를 딜레이시키는 제2D-플립플롭(20)이 연결되고 상기 클럭신호 입력단(1)으로 부터 클럭신호를 반전시키는 인버터(G3)가 상기 제2D-플립플롭의 클럭단자(CK2)에 연결되며, 입력되는 두 신호가 모두 “하이”상태일때만 출력이 “하이”가 되는 앤드게이트(G1)가 상기 제1, 제2D플립플롭(10), (20)의 반전되지 않은 신호(Q) 출력단자(a), (b)에 연결되고, 상기 제1, 제2플립플롭(10), (20)의 반전된 신호() 출력단자(h), (i)에는 앤드게이트(G2)가 연결되어 이루어진다.The clock signal delay unit A receives a clock signal from the clock signal input terminal 1 to the clock terminal CK1 and outputs a first divided signal of a clock signal input thereto. A second D flip-flop 20 for delaying a signal is connected to an output terminal (a) of the (10) and an inverter G3 for inverting a clock signal from the clock signal input terminal 1 is connected to the second D-flip. The first and second D flip-flops 10 and 20 are connected to the clock terminal CK2 of the flop and the AND gate G1 whose output becomes “high” only when both input signals are “high”. The inverted signal of the first and second flip-flops 10 and 20, connected to the uninverted signal Q output terminals a and b ) And gate (G2) is connected to the output terminals (h), (i).

한편, 바이-페이즈 변조부(B)는 상기 앤드게이트(G2)의 출력신호와 바이-페이즈 변조시키려는 디지탈 데이타신호를 앤드시키는 앤드게이트(G4)가 상기 앤드게이트(G2)의 출력단(d)과 바이 페이즈 변조시키려는 디지탈 데이타신호 입력단(2)에 연결되고, 서로 다른 두 입력신호 값중 두 신호가 모두 “로우”상태일 경우를 제외하고는 출력이 “하이”상태가 되는 오아게이트(G5)가 상기 앤드게이트(G4), (G2)에 연결되며, 바이-페이즈 변환된 디지탈 신호를 출력시키는 D-플립플롭(30)이 상기 오아게이트(G5)에 연결되어 이루어진다.On the other hand, the bi-phase modulator B has an AND gate G4 for ANDing the output signal of the AND gate G2 and the digital data signal to be bi-phase modulated with the output terminal d of the AND gate G2. The OA gate G5 connected to the digital data signal input terminal 2 to be bi-phase modulated and whose output is "high" except when two signals of two different input signal values are both "low" states is described above. A D-flip-flop 30 connected to the AND gates G4 and G2 and outputting a bi-phase converted digital signal is connected to the oragate G5.

상기와 같이 구성된 이 고안을 좀더 상세히 설명하면 먼저 디지탈 데이타의 전송비율의 두배인 클럭신호가 제1D-플립플롭(10)의 클럭단자(CK1)에 입력된다. 상기 제1D-플립플롭(10)의 반전되지 않은 출력값은 상기 제1D-플립플롭(10)에 입력된 클럭신호가 2분주된 값이며 이 파형은 제3a도에 나타나 있다.In more detail, this design configured as described above is first inputted to the clock terminal CK1 of the first D flip-flop 10 which is twice the transmission rate of digital data. The non-inverted output value of the first D flip-flop 10 is a value obtained by dividing the clock signal input to the first D flip-flop 10 by two divisions. This waveform is shown in FIG.

상기 2분주된 데이타 출력은 제2D-플립플롭(20)으로 입력되어 제3b도의 파형과 같이 딜레이 된다. 이렇게하여 제1, 제2D-플립플롭(10), (20)의 반전된 출력신호를 앤드게이트(G2)에 의하여 앤드시키면 제3d도의 파형과 같이된다. 이것을 바이-페이즈 변조시키려는 디지탈 데이타와 앤드게이트(G4)에 의하여 앤드시키면 제3도(e)와 같은 파형이 출력된다. 상기 (e)의 파형은 디지탈 데이타가 “1”인 경우의 마지막 부분에서 펄스가 나오게 되는 파형이 된다. 또한, 제1, 제2D-플립플롭(10), (20)의 반전되지 않은 출력신호를 앤드게이트(G1)에 의하여 앤드시키면 제3e도와 같은 파형이 된다.The two-divided data output is input to the 2D flip-flop 20 and delayed as shown in the waveform of FIG. 3b. In this way, when the inverted output signals of the first and second D flip-flops 10 and 20 are ANDed by the AND gate G2, the waveform of FIG. 3D is obtained. When this is done by the digital data and the AND gate G4 to be bi-phase modulated, a waveform as shown in FIG. 3E is output. The waveform of (e) becomes a waveform at which the pulse comes out at the last part when the digital data is "1". In addition, when the uninverted output signals of the first and second D-flip flops 10 and 20 are ANDed by the AND gate G1, a waveform similar to that of FIG. 3E is obtained.

이렇게하여 제3도(e)파형과 (c)파형을 서로 합(OR)시키면 (f)와 같은 파형이 나오게 되고 상기 (f)의 파형을 제3D-플립플롭(30)과 같은 플립플롭에 의하여 클럭신호 입력단에 입력시키면 (g)와 같이 바이-페이즈 변환된 디지탈 파형이 출력된다.In this way, if the sum of the waveforms (e) and (c) of FIG. 3 is ORed together, a waveform as shown in (f) is generated and the waveform of (f) is transferred to a flip-flop such as the 3D-flip-flop 30. When the input signal is input to the clock signal input terminal, a bi-phase converted digital waveform is output as shown in (g).

이상에서 살펴본 바와같이 이 고안은 디지탈 오디오 변환 규격인 바이-페이즈 변조회로를 소량의 플립플롭과 게이트를 이용하여 간단하게 구성하여 디지탈 인터페이스부에 사용함으로써 회로가 간단하고 원가절감의 효과가 나타난다.As described above, this design makes the circuit simple and cost-effective by simply configuring a bi-phase modulation circuit, which is a digital audio conversion standard, using a small amount of flip-flops and gates and using the digital interface unit.

Claims (1)

클럭신호 입력단자(1)에 연결되어 클럭신호 입력단자(1)로부터 클럭신호를 입력받아 입력되는 클럭신호의 2분주한 신호를 출력시키는 제1D-플립플롭(10)과, 상기 클럭신호 입력단자(1)에 연결되어 상기 클럭신호 입력단자(1)로 부터의 클럭신호를 반전시키는 인버터(G3)와, 상기 제1D-플립플롭의 반전되지 않은 출력단자(a)에 연결되며 상기 인버터(G3)에 의해 반전된 클럭신호를 입력받아 딜레이 시키는 제2D-플립플롭(20)과, 상기 제1, 제2D-플립플롭(10), (20)의 반전되지 않은 출력신호를 앤드시키는 앤드게이트(G1)와, 상기 제1, 제2D-플립플롭(10), (20)의 출력단자(h), (i)에 연결되어 상기 제1, 제2D-플립플롭(10), (20)의 반전된 출력신호를 앤드시키는 앤드게이트(G2)로 되어 상기 클럭신호 입력단자(1)로 부터의 클럭신호를 딜레이시키는 클럭신호 딜레이부(A)와, 상기 앤드게이트(G2)에 연결되어 상기 앤드게이트(G2)의 출력신호와 바이-페이즈 변조시키려는 디지탈 데이타 신호를 곱하는 앤드게이트(G4)와, 상기 앤드게이트(G1), (G4)에 연결되고 상기 앤드게이트(G1), (G4)로부터 신호를 입력받아 오아시키는 오아게이트(G5)와, 상기 오아게이트(G5)에 연결되어 상기 오아게이트(G5)의 출력신호를 받아 바이-페이즈 변환된 디지탈 신호로 출력하는 제3D-플립플롭(30)으로 된 바이-페이즈 변조부(B)로 구성되는 디지탈 오디오 인터페이스부에 사용되는 바이-페이즈 변조회로.A first D flip-flop (10) connected to the clock signal input terminal (1) for receiving a clock signal from the clock signal input terminal (1) and outputting a divided signal of the input clock signal; An inverter (G3) connected to (1) to invert the clock signal from the clock signal input terminal (1), and to an uninverted output terminal (a) of the first D flip-flop and connected to the inverter (G3). 2D-flip-flop 20 for receiving and delaying the clock signal inverted by < RTI ID = 0.0 >) < / RTI > and an AND gate for ANDing the uninverted output signals of the first, 2D-flip-flop 10, 20. G1) and the output terminals (h) and (i) of the first and second D-flop flops 10 and 20 to connect the first and second D-flop flops 10 and 20 to each other. A clock signal delay section A for providing an AND gate G2 for inverting the inverted output signal and delaying a clock signal from the clock signal input terminal 1; An AND gate (G4) connected to the drain gate (G2) to multiply the output signal of the AND gate (G2) by a digital data signal to be bi-phase modulated, and connected to the AND gates (G1) and (G4). Oa gate (G5) to receive the signal from the gate (G1), (G4) and the digital signal that is connected to the ora gate (G5) and receives the output signal of the Oagate (G5) to the bi-phase conversion A bi-phase modulation circuit for use in a digital audio interface unit comprising a bi-phase modulation unit (B) comprising an output 3D flip-flop (30).
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