KR930002775B1 - 공통선 신호망 신호중계 시스템에서의 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합구조 - Google Patents

Abstract

내용 없음.

Description

공통선 신호망 신호중계 시스템에서의 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합구조

제 1 도는 신호중계기 이중화 구성도.

제 2 도는 신호메세지처리 모듈 이중화 구조도.

제 3 도는 신호메세지처리 서브 모듈 이중화 구성도.

제 4 도는 하나의 레벨 2유니트로 입력된 신호메세지의 흐름도.

제 5 도는 레벨 3유니트의 기능 블럭도.

제 6 도는 레벨 3-3 연결망 유니트의 기능 블럭도.

제 7 도는 레벨 2유니트의 기능 블럭도.

제 8 도는 상용화된 DPRAM EH.

제 9 도는 본 발명에 의한 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합구조도.

제10도는 본 발명에 의한 레벨 3유니트와 레벨 3-3 연결망 유니트의 수정된 병합구조를 이중화하여 구성한 유니트 구조도.

* 도면의 주요부분에 대한 부호의 설명

100a, 100b : 레벨 3-3연결망 110 : 신호메세지처리 모듈

120 : 신호망관리 모듈 130 : O＆M(운용 및 유지보수)시스템

140 : 터미널(콘솔) 200a, 200b : 레벨 3-3 연결망

210 : 신호메세지처리 모듈 220a sowl 220n : 레벨 3유니트

320a, 320b : 레벨 3-3연결망 유니트

330a, 330b : 병렬 버스(레벨 2-3 연결망)

340a 내지 340n : 레벨 2유니트

350a, 350b : 레벨 3유니트에 분산된 분산 메모리

360a, 360b : 레벨 3-3 연결망 유니트에 분산된 분산 메모리

370a 내지 370n : 레벨 2유니트에 분산된 분산 메모리

900a, 900g : 이중화된 병렬 버스에 부착을 위한 병렬 버스 콘넥터

910a, 910b, 910c : 상용화된 이중 포트 램

920a, 920b : 상용화된 프로세서 칩 930 : 상용화된 망제어 칩

940 : 망 접속 콘넥터

1000a, 1000b : 이중화된 병렬 버스에 부착을 위한 병력 버스 콘넥터

1001a, 1001b, 1001c : 상용화된 이중 포트 램

1102a, 1102b : 상용화된 프로세서 칩

1103 : 상용화된 망제어 칩 1104 : 망 접속 콘넥터

1005a, 1005b : 병렬버스(레벨 2-3 연결망)

1006a,1006b : 레벨 3유니트와 레벨 3-3연결망 유니트의 병합 구조.

본 발명은 국제전신저화자문위원회(CCITT)에서 권고하는 No.7 공통 선신호망에서의 메세지 전달부 기능을 수행하는 신호중계기의 이중화 구조를 위한 레벨 3유니트와 레벨 3-3연결망 유니트에 관한 것으로서, 특히 유니트 수를 줄이기 위해 상기 두 유니트를 병합하여 구성한 레벨 3유니트와 레벨 3-3연결망 유니트의 병합구조에 관한 것이다.

본 발명의 병합구조를 설명하기 위해 종래의 신호중계기의 시스템의 구조를 기술하면 다음과 같다.

제 1 도는 이중화된 레벨 3-3연결망을 중심으로 구성되는 신호중계기 시스템으로서, 레벨 3-3 연력망(100a, 100b), 신호 메세지처리 모듈(110), 신호망관리 모듈(120), O＆M(운용 및 유지보수)시스템(130), 및 터어널(140)로 구성되어 있다.

제 2 도는 신호메세지처리 모듈 이중화 구성도로서, 레벨 3-3 연결망 (200a, 200b(,신호메세지처리 모듈(210), 신호메세지처리 서브 모듈(220a, 220b...n)로 구성되어 있다.

제 3 도는 신호메세지처리 서브 모듈 이중화 구성도로서, 레벨 3-3 연결망(300a, 300b), 레벨 3유니트(310a, 310b), 레벨 3-3 연결망 유니트(320a, 320b), 병렬버스(레벨 2-3 연결망)(330a, 330b), 레벨 2유니트(340a 내지 340n), 레벨 3유니트에 분산된 분산 메모리(350a, 350b), 레벨 3-2연결망 유니트에 분산된 분산 메모리(360a, 내지 360b), 레벨 2유니트에 분산된 분산 메모리(370 내지 370n)로 구성되어 있다.

신호메세지처리 서브 모듈은 이중화된 레벨 3-3 연결망(300a, 300b)에 접속을 위해 두장의 분리된 보드인 레벨 3-3 연결망 유니트(320a, 320b)를 사용하였다. 이와같이 이중으로 구성된 시스템에서 하나의 레벨 3-3 연결망 유니트(310a 또는 b)에 장애가 발생하면, 기존의 이중화되지 않은 시스템과는 달리 장애가 발생하지 않은 레벨 3-3연결망 유니트(310b 또는 a)가 레벨 3기능을 계속 유지하게 된다. 그러므로 하나의 레벨 3-2연결망 유니트의 장애시에도 시스템은 계속 운용상태가 된다. 이중화된 병렬 버스(330a, 330b)도 하나의 버스에 장애가 발생하여도, 장애가 발생하지 않은 다른 하나의 버스를 통하여 레벨 3-3연결망 유니트가 다수의 레벨 2유니트와 통신을 하기 때문에, 시스템의 기능은 그대로 수행이 된다. 이와같이 이중의 병렬 버스 및 레벨 3-3 연결망 유니트로 인해 시스템의 신뢰도가 향상이 된다. 이의 더 상세한 설명은 제10도 설명에 기술되어 있다.

특히 레벨 3유니트(310a, 310b)가 두개의 병렬 버스(330a, 331b)를 통하여 다수의 레벨 2유니트들(340a 내지 340n)을 접속한다. 이와같이 구성된 시스템에서 하나의 병렬 버스에 장애가 발생 했을 때 레벨 3유니트는 장애가 발생하지 않은 병렬 버스를 사용하여 레벨 3유니트와 통신을 함으로써 하나의 버스에 발생한 장애로 인하여 다수의 레벨 2유니트가 불가용으로 되는 것을 방지하기 때문에 시스템의 신뢰도를 높일 수 있으며 유지보수를 할 때까지 전체 시스템의 정상적으로 가동할 수 있게 된다. 그리고 레벨 3유니트는 두장으로 구성되며 정상적인 상태에서 서로 다른 기능을 수행할수도 있으며, 같은 기능을 분담하여 수행할 수도 있다. 레벨 3유니트는 각각 하나의 버스에 대해 마스터로서 동작한다. 그러므로 하나의 병렬 버스에 장애가 발생하면 장애가 발생하지 않은 병력 버스에 접속된 레벨 3유니트가 마스터로서의 주기능을 수행한다. 신호메셋지처리 모듈은 수백개의 레벨 2기느을 처리하는 신호링크를 수용한다. 이 레벨 2기능은 보드 레벨로 구현이 가능하며 수백장의 보드가 사용되다. 현재 일반적으로 사용되는 병력 버스는 20장 이상의 보드를 장착할 수가 없다. 그러므로 병렬 버스를 사용하여 8장 내지 16장의 레벨 2유니트를 접속하는 이중화된 신호메세지처리 서브 모듈을 구성하고, 이중화된 레벨 3-3연결망을 사용하여 다시 여러개의 신호메세지처리 서브모듈을 접속하는 계측적인 구조를 사용하여 수백장의 레벨 2유니트를 접속 한다.

제 4 도는 하나의 레벨 2유니트로 입력된 신호메세지의 흐름도이다. 신호메세지〈흐름 1〉 과 〈흐름 2〉는 정상적인 상태에서 신호메세지가 처리되는 것을 보여준다. 여기서 〈흐름 1〉은 1-2-3-8-9순으로 진행되며 레벨 3유니트 1에 의해 처리된 신호메세지가 같은 신호메세지처리 서브 모듈 내에 있는 레벨 2 유니트로 경로가 선택되는 경우이며, 〈흐름 2〉는 1-2-3-5-6-10-13-17-19 순으로 진행되며 레벨 3 유니트에 의해 처리된 신호메세지가 다른 신호메세지처리 모듈내에 있는 레벨 2유니트로 경로가 선택되는 경우를 보여준다. 〈흐름 3〉은 1-2-4-8-9순으로 진행되며 하나의 병렬 버스에 장애가 발생했을때 장애가 발생하지 않은 병력 버스를 통하여 신호메세지가 처리되는 것을 보여준다. 이때 레벨 3의 주기능은 장애가 발생하지 않은 버스를 액세스하는 레벨 3유니트가 수행하게 된다. 〈흐름 4〉는 1-2-3-11-7-12-13-17-19 순으로 진행되며 하나의 레벨 3-3 연결망 유니트 또는 레벨 3-3 연결망에 장애가 발생했을때 신호메세지가 장애가 발생하지 않은 레벨 3-3 연결망 및 레벨 3-3 연결망 유니트를 통하여 처리되는 것을 보여준다.

제 5 도의 a 및b는 메세지전달부 프로토콜의 레벨 3 기능중 루팅기능을 주로 수행하는 레벨 3 유니트의 기능 블럭도로서, CPU, 롬(ROM : Read Only Memory), 램(RAM : Random Access Memory), DP RAM(DPRAM : Dual Ported RAM)으로 구성되어 있다. 레벨 3유니트는 일반적인 프로세서(MC68000, Intel 80286)를 사용하여 구현될 수 있으며 메세지전달부 프로토콜의 레벨 3프로토콜은 롬(ROM) 또는 램(RAM)에 탑재되어 수행된다. 레벨 3유니트는 콘넥터 a 및 콘넥터 b를 통하여 이중화된 병력버스와 접속된다. 레벨 3유니트는 두종류로 구성되는데, 한 종류는 제 5 도의 a와 같이 레벨 3유니트가 콘넥터 a를 통하여 이중화된 병렬 버스중 하나를 액세스하고, 콘넥터 b에는 메모리를 통하여 병력 버스중 다른 하나가 접속된다. 즉, 콘넥터 b을 통하여는 메모리로서만 기능을 수행한다. 다른 한 종류 레벨 3유니트는 제 5 도의 b와 같이 콘넥터 b를 통하여 이중화된 병렬 버스중 하나를 액세스하고, 콘넥터 a에는 메모리를 통하여 이중화된 병렬 버스중 다른 하나가 접속된다. 즉, 콘넥터 a를 통하여는 메모리로서만 기능을 수행한다. 이와같이 두 종류의 레벨 3유니트는 이중화된 병렬 버스중 하나의 버스만을 액세스 할 수 있기 때문에 중재기가 없는 병렬 버스를 사용함으로써 병렬 버스 액세스를 빠르게 하여 시스템의 성능 향상을 가져온다. 그리고 하나의 버스만을 액세스할 수 있고 다른 버스에는 서로 메모리로만 보이기 때문에 중재기 등의 회로가 필요없게 되며, 액세스를 위한 하드웨어를 간단히 할 수 있기 때문에 시스템의 신뢰도가 향상된다. 특히 중재기는 이중화하기가 시술적으로 어렵기 때문에 이를 제거함으로써 이중화가 쉽게 구현되는 장점이 있다. 이때 두가지 다른 형태의 레벨 3유니트는 이중화된 병렬 버스에 접속되며, 하나의 레벨 3유니트에 장애가 발생할 때 장애가 발생하지 않은 레벨 3유니트가 기능을 대신 수행함으로써 하나의 레벨 3유니트에 접속된 다수의 레벨 2유니트가 불가용 상태로 되는 것을 방지한다. 여기서 DPRAM은 사용하고자 하는 양쪽에서 서로 충돌없이 RAM을 공유할 수 있도록 하는 기능을 한다.

제 6 도는 레벨 3-3 연결망 유니트의 기능 블럭도로소, CPU, PAM, ROM, DPRAM, 망제어 칩 및 중재기로 구성되어 있다. 레벨 3-3 연결망 유니트는 모듈 또는 서브 모듈을 레벨 3-3연결망에 접속하고자 할떠 사용되며 레벨 3 유니트와 마찬가지로 일반적인 프로세서 및 메모리로 구성되며, 특히 레벨 3-3 연결망에 접속하기 위해 필요한 망제어칩이 사용된다. 망제어칩은 일반적으로 상용화된 근거리 통신망(LAN(Local Area Network)칩으로 토큰링(Token Ring), 토큰 버스(Token Bus) 및 이서네트(Ethernet)등이 사용 가능하다. 레벨 3-3 연결망 제어를 위한 프로토콜 및 망제어칩 구동 프로그램은 ROM 및 RAM에 탑재되어 수행된다. 제 6 도에 기술된 바와같이 레벨 3-3 연결망 유니트는 이중화된 병렬 버스에 모두 메모리로만 보인다. 이때 콘넥터 a 및 콘넥터 b를 통하여 메모리를 동시에 액세스하는 것을 막기 위해 내부 중재기가 필요하다. 이 중재기는 버스에 사용되는 중재기와는 달리 보드내에 독립적으로 구성되기 때문에 하나에 장애가 발생하여도 전체 시스템에는 큰 영향을 주지 않는다.

제 7 도는 레벨 2유니트는 기능 블럭도로서, CPU, PAM, ROM, DPRAM, HDLC칩, 및 중재기로 구성되어 있다. 레벨 2유니트는 메세지전달부 프로토콜을 수행한다. 레벨 3프로토콜은 신호망관리 및 신호메세지 루팅에 관한 기능을 수행하나, 레벨 2유니트는 신호메세지전달 기능을 수행한다. 즉, 오류 없는 신호 메세지 전송을 위해 오류가 발생한 신호 메세지는 재전송을 하는 기능을 수행한다. 신호메세지 전송은 64Kbps속도로 수행되며 레벨 2유니트는 이를 수행하기 위해 사용호된 HDLC칩(Z8530, SCN68562) 및 레벨 2처리 프로세서(MK5072)등을 사용하여 구성되고 이를 사용하여 레벨 2프로토콜이 수행되다. 제 7 도에 기술된 바와같이 레벨 2유니트도 레벨 3-3 연결망 유니트와 마찬가지로 이중화된 병렬 버스에 모두 메모리로만 보인다. 이때 콘넥터 a 및 콘넥터 b를 통하여 메모리를 동시에 액세스하는 것을 막기위애 내부 중재기가 필요하다. 이 중재기는 제 6 도에서와 마찬가지로 버스에 사용되는 중재기와는 달리 보드내에 독립적으로 구성되기 때문에 하나에 장애가 발생하여도 전체 시스템에는 큰 영향을 주지 않는다.

제 5 도, 제 6 도 및 제 7 도에 기술된 바와같이 이중화된 병렬 버스중 각각의 버스에는 하나의 레벨 3유니트만 액세스를 하기 때문에 병렬 버스에는 중재기가 필요없다. 즉 나머지 모든 유니트는 병렬 버스상에 메모리로만 보이기 때문에 구성을 위해 사용되는 회로가 간단해지고 중제기가 없기 때문에 이중화가 쉽게 구현된다. 그리고 병렬 버스에 접속되는 RAM은 상용화된 DPRAM(Dual Ported RAM)을 사용하여 보드 내부에 있는 중재기의 기능을 간략화 하엿다.

제 8 도는 상용화된 DPRAM으로, 일반적인 메모리 칩과는 달리 독립적인 주소선 및 데이타선을 가지고 있기 때문에 유니트 내부에 프로세서와 콘넥터 a와 콘넥터 b로 액세스하고자 할때 중재기가 필요없다. 보드 내부의 중재기는 콘넥터 a와 콘넥터 b사이의 중재를 위해서만 사용된다. 이와 같이 함으로써 중재에 사용되는 시간을 줄여 시스템의 성능을 향상시켰다. 특히 레벨 3유니트는 DPRAM을 사용함으로써 중재기를 사용하지 않기 때문에 중재에 사용되는 시간을 없앨 수 있어 시스템의 성능 향상을 가져온다. 상용화된 이중 포트램으로는 적은 용량의 칩(IDT 7132, IDT 7142) 또는 대용량의 핍 모듈(IDT 7M144, IDT 7M145)이 있다.

상기한 바와같이 구성된 종래의 이중화된 신호중계기 시스템은 레벨 3유니트와 레벨 3-3 연결망 유니트를 독립적인 유니트로 구성하여 구조의 복잡성에 기인한 문제점을 내재하고 있으며, 시스템의 성능을 더욱 더 향상시키기 위해서는 그 구조의 개선이 요구되었다.

본 발명은 종래의 문제점을 개선하기 위해 안출한 것으로서, No.7 공통선신호망에서의 메세지전달부 기능을 수행하는 신호중계기의 레벨 3유니트와 레벨 3-3 연결망 유니트를 병합하여 병렬 버스에 접속되는 유니트 수를 감소시키고 내부 프로세서 통신용으로 사용되는 이중 포트램은 내부의 신호선을 사용하도록 구성한 레벨 3유니트와 레벨 3-3연결망 유니트의 병합구조를 제공함에 그 목적을 두고 있다.

본 발명은 상기 목적을 달성하기 위하여 No.7 공통선 신호망에서의 메세지 전달부 기능을 수행하는 신호 중계기 시스템에 있어서 이중화된 병렬 버스에 부착을 위한 제 1 병렬 버스 콘넥터 및 제 2 병렬 버스 콘넥터와, 상기 제 1 병렬 버스 콘넥터에 연결된 제 1 이중포트램 및 제 2 이중포트램과, 상기 제 2 병렬 버스 콘넥터 및 제 1 이중포트램에 연결된 제 1 프로세서와, 상기 제 1 프로세서에 연결된 제 3 이중포트램과, 상기 제 2 이중포트램 및 제 3 이중포트램에 연결된 제 2 프로세서와, 상기 제 2 프로세서에 연결된 망제어칩과, 상기 망제어칩에 연결된 망접속 콘넥터로 구성되는 레벨 3유니트와 레벨 3-3연결망 유니트의 병합구조와, No.7 공통선 신호망에서의 메세지 전달부 기능을 수행하는 이중화된 신호중게기 시스템에 있어서 망에 접속되는 망 접속 콘넥터와, 상기 망접속 콘넥터에 연결된 망제어칩과, 레벨 3-3연결망에 관련된 프로토콜을 수행하는 제 1 프로세서와, 상기 망제어칩 및 제 1 프로세서에 각각 연결된 제 1 이중포트램 및 제 2 이중포트램과, 상기 제 1 이중포트램에 연결되어 레벨 3신호메세지 프로토콜을 수행하는 제 2 프로세서와, 상기 제 2 프로세서 및 제 2 이중포트램에 연결된 제 3 이중포트램과, 상기 제 2 프로세서에 연결되며 다수의 레벨 2유니트들이 연결되어 있는 병렬 버스에 접속되는 제 1 병렬 버스 콘넥터와, 상기 제 3 이중포트램에 연결되며 다수의 레벨 2유니트들이 연결되어 있는 병렬 버스에 접속되는 제 2 병렬 버스 콘넥터로 구성되며 동일한 구조를 갖는 병합구조와 함께 이중화된 시스템에 연결되어 각각의 유니트가 이중화된 레벨 2-3 연결망에 대해 각각 하나의 마스터로 동작하며 상호통신을 위해서 각 버스에 종속적인 관계로 접속된 메모리를 통해 송수신함을 특징으로 한다.

이하 첨부한 제 9 도 및 제10도를 참조하여 본 발명을 상세히 설명한다.

제 9 도는 본 발명에 의한 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합 구조도로서, 900a 및 900b는 이중화된 병렬 버스에 부착을 위한 병렬 버스 콘넥터, 910a, 910b 및 910c는 이중포트램, 920a 및 920b는 프로세서, 930은 망제어칩, 940은 망접속 콘넥터를 각각 나타낸다.

본 발명의 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합 구조는 도면에 도시한 바와같이 이중화된 병렬 버스에 부착을 하기 위한 두개의 병렬 버스 콘넥터(900a, 900b)와, 상기 병렬 버스 콘넥터(900a)에 연결된 두개의 이중포트램(910a, 910b)과, 상기 병렬버스 콘넥터(900b) 및 이중포트램(910a)에 연결된 프로세서(920a)와, 상기 프로세서(920a)에 연결된 이중포트램(910c)과, 상기 두 이중포트램(910b, 910c)에 연결된 프로세서(920b)와, 상기 프로세서(920b)에 연결된 망제어칩(930)과, 상기 망제어칩에 연결된 망접속 콘넥터(940)로 구성된다.

도면에서 이중포트 램들(910a, 910b, 910c)은 프로세서와 (920a)와 프로세서(920b) 사이(910c), 프로세서(920a)와 콘넥터(900a)를 거쳐 외부유니트사이(910a), 프로세서(920b)와 콘넥터(900a)를 통해 외부 유니트사이(910b)통신에 사용된다. 프로세서(920a)는 레벨 3유니트 고유의 기능인 루팅 기능을 수행하며, 프로세서(920b)는 망제어칩을 구동시켜, 외부 유니트와 통신하는 프로그램을 수행한다. 이의 기능적 상세한 설명은 제10도 설명에서 기술되어 있다.

이와 같이 본 발명의 병합구조는 완전히 분리된 두개의 이중포트램(910a, 910b)외에 내부 프로세서 통신용으로 또다른 이중포트램(910c)을 채용함으로써 보드내에 중재기를 제거시키고, 두장의 보드를 한장의 모드로 간략화 시켰으며, 프로세서(920a)는 메세지 전달부 기능중 레벨 3의 신호메세지처리 프로토콜을 수행하며, 프로세서(920b)는 레벨 3-3 연결망에 관련된 프로토콜을 수행한다.

또한 정상상태에서 망과 접속시 내부신호선에 연결된 이중포트램(910c)을 사용함으로써 신호메세지 전달 성능을 향상시키고, 프로세서(920b)에 장애가 발생했을시 자신 및 다른 유니트의 이중포트램(910a,910b)을 사용하여 다른 서브 모듈과 통신하고, 프로세서(920a)에 장애가 발생했을시 자신 및 다른 유니트의 이중포트램(910a)을 사용하여 장애를 극복한다.

본 발명은 기능에 있어서는 기존에 사용하던 두장의 보드일때와 같은 기능을 수행하나, 보드의 수가 한장 줄어들기 때문에 이중화된 신호 메세지처리 서브 모듈의 관점에서는 두장이 줄어든다. 즉, 병렬버스(330a, 330b)에 접속되는 유니트의 수를 감소시키는 효과가 있다. 그리고 내부 프로세서 통신용으로 사용되는 이중 포트램(910c)은 내부의 신호선을 사용함으로써 기존의 외부 신호선(330a, 330b)을 통과한 시스템보다 지연시간이 감소되어 성능이 향상된다.

제10도는 이중화를 위해 동일한 병합구조를 갖고 있으며 이중화된 레벨 2-3 연결망에 접속하기 위해 수정된 병합구조를 갖는 유니트의 구성도로서, 1006a 및 1006b는 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합구조, 1005a 및 1005b는 병렬버스(레벨 2-3 연결망)이며, 이중화된 병렬 버스(1005a, 1005b)에 상기 병합구조(1006a, 1006b)를 부착시키기 위한 병렬 버스 콘넥터(1000a, 1000b, 1100a, 1100b)는 광, 동축 또는 트위스티이드 페어(twisted pair)를 수용할수 있는 것이다.

도면에 도시한 바와같이 본 발명에 의한 수정된 병합구조를 갖는 유니트(1006a, 1006b)는 망접속을 위한 광, 동축 또는 트위스티이드 페어(twisted pair)의 망접속 콘넥터(1004, 1104)와, 상기 콘넥터(1004, 1104)에 각각 연결된 망제어칩(1003, 1103)과, 내부 프로세서(1002b, 1102b)와, 상기 망제어칩(1003, 1103) 및 내부 프로세서(1002b, 1102b)에 각각 연결된 이중포트램(1001c, 1001b, 1101c, 1101b)과, 상기 이중포트램(1001c, 1101c)에 연결된 프로세서(1002a, 1102a)와, 상기 프로세서(1002a, 1102a) 및 이중포토램(1001b, 1101b)에 연결된 이중포트램(1001a, 1101a)과, 상기 프로세서(1002a, 1102a)에 연결되며 다수의 레벨 2유니트들이 연결되어 있는 병렬 버스(레벨 2-3 연결망)(1005a, 1005b)에 접속되는 병렬 버스 콘넥터(1000a, 1100a)와, 이중포트램(1001a, 1101a)에 연결되며 다수의 레벨 2유니트들이 연결되어 있는 병렬 버스(레벨 2-3 연결망)(1005a, 1005b)에 접속되는 병렬 버스 콘넥터(1000b, 1100b)로 구성된다.

상기 구조에서 각각의 유니트(1006a, 1006b)는 이중화된 레벨 2-3 연결망중 각각 하나의 마스터로 동작하며, 서로의 통신을 위해서 각 버스에 종속적인 관계로 접속된 메모리를 통해 송수신을 수행하고 이와 같은 송수신을 통하여 하나의 유니트에 장애가 발생했을때에는 장애가 발생하지 않은 다른 유니트가 기능을 대신 수행하여 하나의 모듈에 접속된 레벨 2유니트들을 계속 사용할수 있게 한다. 하나의 예로, 정상 상태에서 병합구조(1006a) 유니트가 레벨 2유니트의 신호메세지를 처리한 후 이중화를 위한 다른 병합구조(1006b)의 망제어칩을 통하여 망에 접속된 다른 신호메세지처리 서브 모듈로 송신하고자 할때에는 이중포트램(1001c)을 사용하여 통신한다. 그러나 자체의 유니트에 장착된 망제어 부분(망제어칩(1003) 및 프로세서(1002b)에 장애가 발생했을 때에는 이중 포트램(1101b)을 통하여 송신한다. 이중화를 위한 다른 병합구조(1006b)도 이와 같은 방법으로 두개의 망 접속 경로를 가지게 된다. 본 발명은 이와 같이 기존의 시스템보다 두장의 유니트를 제거했음에도 불구하고 물리적으로 망에 접속되는 두개의 경로를 보유하도록하여 장애를 극복할수 있도록 함으로써 원래의 기능을 중단없이 수행하도록 한다.

상기한 바와같은 본 발명에 의한 효과는 다음과 같다.

첫째, 완전히 분리된 세쌍의 이중포트램을 사용함으로써 레벨 3 유니트 내부에 사용되는 중재기를 제거시켜 시스템의 성능을 향상시킨다.

둘째, 이중포트램의 특징으로 인해 두개의 병렬 버스로 부터 입력되는 신호선이 내부 또는 두 버스 사이에 완전히 분리되어 병렬 버스 시스템의 신뢰도를 향상시킨다.

셋째, 레벨 3-3 연결망 유니트를 레벨 3유니트와 병합함으로써 유니트의 갯수를 줄인다.

네째, 프로세서에 장애 발생시 용이하게 장애를 극복하도록 한다.

Claims (2)

1. No.7 공통선 신호망에서의 메세지 전달부 기능을 수행하는 신호 중계기 시스템에 있어서 ; 이중화된 병렬 버스에 부착을 위한 제 1 병렬 버스 콘넥터(900a) 및 제 2 병렬 버스 콘넥터(900b)와, 상기 제 1 병렬 버스 콘넥터(900a)에 연결된 제 1 프로세서(920a)가 외부 유니트와 통신하는데 사용되는 제 1 이중포트램(910a) 및 상기 제 1 병렬 버스 콘넥터(900a)에 연결된 제 2 프로세서(920b)가 외부 유니트와 통신하는데 사용되는 제 2 이중포트램(910b)과, 상기 제 2 병렬 버스 콘넥터(900b) 및 제 1 이중포트램(910a)에 연결되어 메세지 전달부 기능중 레벨 3의 신호메세지 처리 프로토콜을 수행하는 상기 제 1 프로세서(920a)와, 상기 제 1 프로세서(920a)에 연결되어 레벨 3유니트간의 연결을 위한 레벨 3-3 연결망 프로토콜을 수행하는 프로세서(920b)와 통신하는데 사용되는 제 3 이중포트램(910c)과, 상기 제 2 이중포트램(910b) 및 제 3 이중포트램(910c)에 연결되어 상기 레벨 3-3 연결망에 관련된 프로토콜을 수행하는 상기 제 2 프로세서(920b)와, 상기 제 2 프로세서(920b)에 연결되어 망에 관한 하위 프로토콜을 수행하는 망제어칩(930)과, 상기 망제어칩(930)에 연결되어 외부 망과 접속하는데 사용되는 망접속 콘넥터(940)로 구성되어한장의 유니트로 일체화함을 특징으로 하는 레벨 3유니트와 레벨 3-3 연결망 유니트의 병합구조.
2. No. 7 공통선 신호망에서의 메세지 전달부 기능을 수행하는 이중화된 신호중계기 시스템에 있어서 ; 망에 접속되는 망접속 콘넥터 (1004)와, 상기 망접속 콘넥터(1004)에 연결되어 망에 관한 하위 프로토콜을 수행하는 망제어칩(1003)과, 레벨 3유니트들간의 연결을 위한 레벨 3-3 연결망에 관련된 프로토콜을 수행하는 제 1 프로세서(1002b)와, 상기 망제어칩(1003) 및 제 1 프로세서(1002b)에 각각 연결되어 제 2 프로세서(1002a)와의 통신을 위해 사용되는 제 1 이중포트램(1001c) 및 프로세서(1002b)가 외부 유니트와 통신하는데 사용되는 제 2 이중포트램(1001b)과, 상기 제 1 이중포트램(1001c)에 연결되어 레벨 3신호메세지 프로토콜을 수행하는 상기 제 2 프로세서(1002a)와, 상기 제 2 프로세서(1002a)에 연결되어 상기 제 2 프로세서가 외부 유니트와의 통신하는데 사용되는 제 3 이중포트램(1001a) ; 상기 제 2 프로세서(1002a)에 연결되며 다수의 레벨 2유니트들이 연결되어 있는 병렬 버스(레벨 2-3 연결망)(1005a, 1005b)에 접속되는 제 1 병렬 버스 콘넥터(1000a)와 , 상기 제 3 이중포트램(1001a)과 상기 제 2 이중포트램(1001b)에 연결되며 다수의 레벨 2 유니트들이 연결되어 있는 병렬 버스(레벨 2-3 연결망)(1005a, 1005b)에 접속되는 제 2 병렬 버스 콘넥터(1000b)로 구성되며 동일한 구조를 갖는 병합구조와 함께 이중화된 시스템에 연결되어 각각의 유니트(1006a, 1006b)가 이중화된 레벨 2-3 연결망에 대해 각각 하나의 마스터로 동작하며 상호통신을 위해서 각 버스에 종속적인 관계로 접속된 메모리를 통해 송수신함을 특징으로 하는 레벨 3유니트와 레벨 3-3연결망 유니트의 병합구조.

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