KR930001653B1 - Nonvolatile semiconductor memory device - Google Patents

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KR930001653B1
KR930001653B1 KR1019890017969A KR890017969A KR930001653B1 KR 930001653 B1 KR930001653 B1 KR 930001653B1 KR 1019890017969 A KR1019890017969 A KR 1019890017969A KR 890017969 A KR890017969 A KR 890017969A KR 930001653 B1 KR930001653 B1 KR 930001653B1
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야스히로 고우로
쓰요시 도야마
겐지 고우다
히로야쓰 마기하라
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.No content.

Description

불휘발성 반도체 기억장치Nonvolatile Semiconductor Memory

제1도는 이 발명에 관한 EPROM의 전체 구성을 표시하는 블록도.1 is a block diagram showing an overall configuration of an EPROM according to the present invention.

제2도는 이 발명에 관한 프로그램 전압검지 회로의 내용을 표시하는 회로도.2 is a circuit diagram showing the contents of a program voltage detection circuit according to the present invention.

제3도는 이 발명에 관한 프로그램 회로의 내용을 표시하는 회로도.3 is a circuit diagram showing the contents of a program circuit according to the present invention.

제4a도는 종래의 EPROM의 전체 구성을 표시하는 블록도.4A is a block diagram showing the overall configuration of a conventional EPROM.

제4b도는 EPROM 프로그래머의 출력단자를 표시하는 개략도.4b is a schematic diagram showing an output terminal of an EPROM programmer.

제5도는 1개의 메모리셀의 구조를 표시하는 단면도.5 is a cross-sectional view showing the structure of one memory cell.

제6도는 메모리셀에 정보전하가 기입되었을 때와 소거되었을때의 게이트 전압과 드레인 전류의 관계를 표시하는 그래프.6 is a graph showing the relationship between the gate voltage and the drain current when information charges are written to and erased from a memory cell.

제7도는 종래의 Vcc/Vpp 전원전환 회로의 모식도.7 is a schematic diagram of a conventional Vcc / Vpp power supply switching circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 제어부 2 : 프로그램/판독제어 회로1: control unit 2: program / read control circuit

3 : 프로그램 전압검지 회로 4 : 프로그램 회로3: program voltage detection circuit 4: program circuit

5 : 메모리셀 선택용 주변회로 6 : 어드레스 버퍼5: Peripheral circuit for memory cell selection 6: Address buffer

7 : 로우 디코더 8 : 컬럼 디코더7: row decoder 8: column decoder

9 : 메모리셀 10 : 센스 앰프9: memory cell 10: sense amplifier

11 : 입출력 버퍼 12 : 메모리 어레이11: input / output buffer 12: memory array

또한, 도중 동일부호는 동일 또는 상당부분을 표시한다.In addition, the same code | symbol shows the same or an equivalent part.

이 발명은 플로팅 게이트형 메모리셀을 사용한 불휘발성 반도체 기억장치(이하 EPROM이라 약한다)에 관한 것으로서, 특히 프로그램시에 발생하는 우려가 있는 접합 파괴의 방지가 가능한 불휘발성 반도체 기억 장치에 관한 것이다. 제4a도는 종래의 자외선 조사형 EPROM의 전체 구성을 표시하는 블록도이다. 제4a도는 참조하여 자외선 조사형 EPROM은, EPROM 전체를 제어하기 위한 제어부(1)와, 제어부(1)로부터의 신호 및 외부에서 부여되는 프로그램 전압(Vpp), 전원전압(Vcc)를 받아서 제어부(1) 및 메모리셀 선택용 주변회로(5)에 내부 전원을 공급하기 위한 Vcc/Vpp 전원전환 회로(15)와, 제어회로(1)에서 출력되는 주변 회로 제어신호선, Vcc/Vpp 전원전환 회로(15) 및 외부에서 부여되는 프로그램 전압(Vpp)에 접속된 메모리셀 선택용 주변회로(5)와, 메모리셀 선택용 주변회로(5)에 의하여 선택되어, 정보전하를 축적하기 위한 메모리셀이 배열된 메모리 어레이(12)를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device (hereinafter referred to as EPROM) using a floating gate type memory cell, and more particularly to a nonvolatile semiconductor memory device capable of preventing junction breakage that may occur during programming. 4A is a block diagram showing the overall configuration of a conventional ultraviolet irradiation type EPROM. Referring to FIG. 4A, the ultraviolet irradiation type EPROM receives a control unit 1 for controlling the entire EPROM, a signal from the control unit 1, a program voltage Vpp, and a power supply voltage Vcc applied externally. 1) and a Vcc / Vpp power switching circuit 15 for supplying internal power to the peripheral circuit 5 for selecting a memory cell, a peripheral circuit control signal line output from the control circuit 1, and a Vcc / Vpp power switching circuit ( 15) and a memory cell selection peripheral circuit 5 connected to an externally supplied program voltage Vpp and a memory cell selection peripheral circuit 5 arranged therein to arrange memory cells for accumulating information charges. Memory array 12.

제어부(1)에는 EPROM을 제어하기 위한 제어신호가 입력되는 제어신호 입력단자(CE, OE, PGM)의 각각의 입력단자가 설치되어 있다.The control unit 1 is provided with respective input terminals of the control signal input terminals CE, OE, and PGM into which control signals for controlling the EPROM are input.

메모리셀 선택용 주변회로(5)는, 메모리 어레이(12)중에 포함된 1개의 메모리셀(9)을 선택하기 위한 로우 디코더(7), 컬럼 디코더(8)와 외부로부터의 어드레스 신호(Ao∼An)에 응답하여 로우 디코더(7), 컬럼 디코더(8)에 어드레스 신호를 출력하기 위한 어드레스 버퍼(6)와, 외부의 데이타 입출력 단자인 Do∼Dn에 접속되어, 입출력 데이타를 일시적으로 저장하기 위한 입출력 버퍼(11)와, 컬럼 디코더(8) 및 입출력 버퍼(11)에 접속되어, 판독시에 메모리 어레이(12)내의 메모리셀의 정보전하의 유무를 판단하기 위한 센스 앰프(10)를 포함한다.The memory cell selection peripheral circuit 5 includes a row decoder 7 for selecting one memory cell 9 included in the memory array 12, a column decoder 8, and an address signal A o from the outside. and in response to ~A n), a row decoder 7, the address buffer 6 for outputting an address signal to a column decoder (8), is connected to an external data input and output D o ~D n, the input data A sense amplifier connected to the input / output buffer 11 for temporarily storing, and the column decoder 8 and the input / output buffer 11, for determining the presence or absence of information charge of the memory cells in the memory array 12 at the time of reading ( 10).

제4b도는 제4a도에 표시한 EPROM에 데이타를 기입하기 위한 EPROM 프로그램의 개략을 표시하는 모식도이다. 제4b도를 참조하여, EPROM 프로그래머는 프로그램 전원(Vcc)을 공급하기 위한 프로그램 전원 단자와, 전원을 공급하기 위한 전원단자(Vcc)와, EPROM을 제어하기 위한 제어신호를 출력하기 위한 CE, OE, PGM의 각각의 제어신호 출력단자와, 메모리 어레이(12)내의 메모리셀을 선택하기 위한 어드레스 신호(Ao∼An)를 출력하기 위한 어드레스 신호 출력단자와, 데이타 입출력을 행하기 위한 데이타 입출력 단자(Do∼Dn)를 포함한다.4B is a schematic diagram showing an outline of an EPROM program for writing data to the EPROM shown in FIG. 4A. Referring to FIG. 4B, the EPROM programmer is provided with a program power supply terminal for supplying a program power supply Vcc, a power supply terminal Vcc for supplying power, and a CE, OE for outputting a control signal for controlling the EPROM. Each control signal output terminal of the PGM, an address signal output terminal for outputting the address signals A o to A n for selecting memory cells in the memory array 12, and data input / output for performing data input / output. The terminals Do o D n are included.

EPROM이 프로그램될 때에는, EPROM과 EPROM 프로그래머는 IC 소켓트를 사이에 두고 상기 동일 기호의 전원 및 신호단자가 각각 접속된다.When the EPROM is programmed, the power supply and signal terminals of the same symbol are connected to each other with the IC socket interposed between the EPROM and the EPROM programmer.

제5도는, 메모리 어레이(12)를 구성하고 있는 1개의 메모리셀(9)의 구조를 표시하는 개략단면도이다. 제5도를 참조하여 EPROM의 1개의 메모리셀은, 반도체 기판(51)의 주표면 상에 간격을 띄워 형성된 소스(52) 및 드레인(53)과, 소스(52) 및 드레인(53)의 사이에 끼인 영역상에 절연막(56)을 사이에 두고 형성된 정보전하를 축적하기 위한 플로팅 게이트(54)와, 플로팅 게이트(54)의 위에 절연막(56)을 사이에 두고 형성되어, 메모리셀을 선택하기 위한 컨트를 게이트(55)를 포함한다.5 is a schematic cross-sectional view showing the structure of one memory cell 9 constituting the memory array 12. As shown in FIG. Referring to FIG. 5, one memory cell of the EPROM is formed between the source 52 and the drain 53 and the source 52 and the drain 53 which are spaced apart from each other on the main surface of the semiconductor substrate 51. Selecting a memory cell formed with a floating gate 54 for accumulating information charge formed between the insulating film 56 on the region sandwiched between the insulating gate 56 and an insulating film 56 on the floating gate 54. The control 55 includes a gate 55.

제6도는 1개의 메모리셀(9)에 정보전하가 기입되었을때와 소거되었을 때의 컨트롤 게이트 전압(Vcc)과 그때에 드레인에 흐르는 드레인 전류(IDS)의 관계를 표시하는 그래프이다. 메모리셀(9)의 플로팅 게이트(54)에 정보전하가 기입되었을 때에는, 도중 a에서 표시되는 드레인 전류(IDS)가 흘러, 플로팅 게이트(54)에서 정보전하가 소거된 때에는, 도중 b로서 표시하는 드레인 전류(IDS)가 흐른다.FIG. 6 is a graph showing the relationship between the control gate voltage Vcc when information charge is written to and erased from one memory cell 9 and the drain current I DS flowing through the drain at that time. When the information charge is written to the floating gate 54 of the memory cell 9, the drain current I DS indicated in the middle a flows, and when the information charge is erased in the floating gate 54, the middle is indicated as b. Drain current I DS flows.

이상태를 컨트롤 게이트(55)에 판독 게이트 전압(VR)을 인가하는 것에 의하여 판독한다. 그것에 의하여, 플로팅 게이트(54)의 정보전하의 유무가 판단된다.This state is read by applying the read gate voltage VR to the control gate 55. Thereby, the presence or absence of the information charge of the floating gate 54 is determined.

다음에, EPROM의 동작에 관하여 설명한다. 프로그램시에는 제4b도에 표시한 EP 프로그래머를 사용하여, EPROM 프로그래머로부터의 신호를 EPROM의 제어부(1)가 받아, EPROM은 프로그램 모드인 것을 감지한다.Next, the operation of the EPROM will be described. At the time of programming, using the EP programmer shown in FIG. 4B, the controller 1 of the EPROM receives a signal from the EPROM programmer, and detects that the EPROM is in program mode.

제어부(1)는 EPROM 프로그래머에서 공급된 프로그램 전압을 메모리셀 선택용 주변회로(5)에 유도하여, 프로그램 이네이블(program enable) 상태로 한다. 어드레스 버퍼 (6)는 EP 프로그래머로부터의 신호에 의거하여 소정의 메모리셀(9)을 선택하여야 할 로우 디코더(7) 및 컬럼 디코더(8)에 어드레스 신호를 전한다.The controller 1 induces the program voltage supplied from the EPROM programmer to the peripheral circuit 5 for selecting a memory cell, and makes the program enable state. The address buffer 6 transmits an address signal to the row decoder 7 and the column decoder 8 to select a predetermined memory cell 9 based on the signal from the EP programmer.

로우 디코더(7) 및 컬럼 디코더(8)는, 각각의 메모리셀(9)의 컨트롤 게이트(55) 및 드레인(53)에 접속된 워드라인 및 비트라인을 선택한다. 동시에 메모리셀(9)은 입출력 버퍼(11)에서 얻어진 소정의 정보를 선택된 메모리셀(9)에 정보전하를 축적하는 것에 의하여 프로그램한다.The row decoder 7 and the column decoder 8 select word lines and bit lines connected to the control gate 55 and the drain 53 of each memory cell 9. At the same time, the memory cell 9 programs the predetermined information obtained from the input / output buffer 11 by accumulating information charges in the selected memory cell 9.

다음에, EPROM의 메모리셀(9)의 동작을 간단히 설명한다.Next, the operation of the memory cell 9 of the EPROM will be briefly described.

제5도 및 제6도를 참조하여, 플로팅 게이트(54)에 기입이 행하여질때는, 드레인(53) 및 컨트롤 게이트(55)에 고전압(프로그램 전압 Vpp)이 인가되어, 소스(52)가 접지전위로 된다. 그러면 소스(52) 및 드레인(53)의 사이에 끼인 채널영역에 호트 엘렉트론이 발생하여, 이 호트 엘렉트론이 플로팅 게이트(54)에 주입된다. EPROM의 데이터가 소거될때는, 자외선이 EPROM에 조사된다.5 and 6, when writing to the floating gate 54, a high voltage (program voltage Vpp) is applied to the drain 53 and the control gate 55, so that the source 52 is grounded. It becomes potential. Then, a hot electron is generated in the channel region sandwiched between the source 52 and the drain 53, and the hot electron is injected into the floating gate 54. When the data of the EPROM is erased, ultraviolet rays are irradiated to the EPROM.

그결과 플로팅 게이트내의 전자가 여기(勵起)되어 방출된다.As a result, electrons in the floating gate are excited and emitted.

플로팅 게이트(54)에 전자가 주입되는 것에 의하여 플로팅 게이트에 기입이 행하여지고, 스레시홀드가 높아져서 플로팅 게이트내의 전자가 방출되는 것에 의하여 플로팅 게이트가 소거되어 스레시홀드치는 원상태로 되돌아 온다.Writing to the floating gate is performed by the injection of electrons into the floating gate 54, the threshold is increased, and the electrons in the floating gate are released, so that the floating gate is erased and the threshold value is returned to its original state.

상기와 같이 프로그램의 완료후, 판독시에는 제어부(1)는 EPROM을 판독 모드로 제어하는 신호를 메모리셀 선택용 주변회로(5)에 전한다. 프로그램시와 마찬가지로 어드레스 신호에 의하여 소정의 메모리셀(9)이 선택된다. 센스 앰프(10)는 메모리셀(9)의 정보를 감지하여 입출력 버퍼(11)로 전한다. 입출력 버퍼(11)는 판독한 정보 전압을 파형정형 증폭후 외부로 출력한다.Upon completion of the program as described above, upon reading, the control unit 1 sends a signal for controlling the EPROM to the read mode to the memory cell selection peripheral circuit 5. As in programming, a predetermined memory cell 9 is selected by an address signal. The sense amplifier 10 senses the information of the memory cell 9 and transmits the information to the input / output buffer 11. The input / output buffer 11 outputs the read information voltage to the outside after waveform shaping amplification.

더욱, 현재 입수 가능한 EPROM의 프로그램 전압은 12.5V의 것과 21V의 것이 존재한다. 판독 전압은 프로그램 전압이 12.5V계, 21V계 다함께 5V인 것이 일반적이다. 또, EPROM 프로그램으로서는 12.5V계 21V계의 양자에 대응할 수 있는 장치가 태반이다. 종래의 EPROM은 이상과 같이 구성되어 있다. 또 미세화, 저소비 전력화, 신뢰성 확보 등의 면에서 EPROM의 프로그램 전압의 저전압변화가 앞서고 있다.Moreover, currently available EPROM program voltages of 12.5V and 21V exist. The read voltage is generally 5V with a program voltage of 12.5V and 21V. As the EPROM program, a device capable of supporting both 12.5V and 21V systems is the placenta. The conventional EPROM is constructed as described above. In addition, in terms of miniaturization, low power consumption, and reliability, the low voltage change of the program voltage of the EPROM is leading.

그러나, 서로 다른 프로그램 전압을 필요로 하는 EPROM이 공존하기 위하여, 프로그램시에 EPROM 프로그래머의 오설정 등에 의하여 EPROM에 과전압이 가하여져서, 파괴한다는 문제점이 있었다.However, in order to coexist EPROMs requiring different program voltages, there is a problem in that overvoltage is applied to the EPROM due to an incorrect setting of the EPROM programmer and the like during programming, thereby destroying.

상기와 같은 문제점을 해소하기 위하여, 종래의 개량된 EPROM에서는, EPHOM의 제어부에 프로그램 전압검지 회로가 설치되었다.In order to solve the above problems, in the conventional improved EPROM, a program voltage detection circuit is provided in the control unit of the EPHOM.

즉, 프로그램 전압검지 회로에 의하여 논리적으로 규정 이상의 프로그램 전압이 EPROM에 인가된 경우에는, 프로그램 모드가 설정되지 않았었다. Vpp/Vcc를 전원으로 한 내부 주변회로의 전원전압으로서는 Vcc가 공급되어, 내부 소자의 내압을 초과하는 것에 의한 소자의 파괴가 방지된다. 이와같은 개량된 EPROM의 예가 예를들어 특개소 63-81550호 공보에 개시되어 있다.In other words, in the case where a program voltage logically higher than that specified by the program voltage detection circuit is applied to the EPROM, the program mode has not been set. Vcc is supplied as the power supply voltage of the internal peripheral circuit using Vpp / Vcc as a power source, and the destruction of the device is prevented by exceeding the internal voltage of the internal device. An example of such an improved EPROM is disclosed, for example, in Japanese Patent Laid-Open No. 63-81550.

제7도는 특개소 63-81550호 공보에 기재된 개량된 EPROM의 Vcc/Vpp 전원전환 회로(제1도의 15에 대응)의 모식도이다. 제7도를 참조하여, 종래의 개량된 EPROM의 Vcc/Vpp 전원전환 회로(15)는, 프로그램 전압(Vpp) 단자와 노드(N)와의 사이에 설치되어, NOR 회로의 출력에 응답하여 동작하는 N 채널 트랜지스터 (37)와, 노드(N)와 전원전압(Vcc) 단자와의 사이에 접속되어 제어부(1)에서 출력되는 주변회로 제어신호에 응답하여 동작하는 N 채널 트랜지스터(39)와, 주변회로 제어신호와 N 트랜지스터 (37)의 게이트 사이에 접속된 NOT 회로(35)을 포함하고, 노드(N)에서 제어부(1) 및 메모리셀 선택용 주변회로(5)에서 사용되는 내부 전원이 Vcc/Vpp 내부 사용회로(메모리셀 선택용 주변회로, 제어회로 등)에 출력된다.7 is a schematic diagram of an improved EPROM Vcc / Vpp power switching circuit (corresponding to 15 in FIG. 1) described in Japanese Patent Application Laid-Open No. 63-81550. Referring to FIG. 7, the conventional improved Vcc / Vpp power switching circuit 15 of the EPROM is provided between the program voltage Vpp terminal and the node N, and operates in response to the output of the NOR circuit. An N-channel transistor 37 connected to a node N and a power supply voltage Vcc terminal and operating in response to a peripheral circuit control signal output from the controller 1, and a peripheral An internal power supply including a NOT circuit 35 connected between the circuit control signal and the gate of the N transistor 37, wherein the internal power supply used in the control unit 1 and the memory cell selection peripheral circuit 5 at the node N is Vcc. / Vpp Output to internal use circuits (peripheral circuits for selecting memory cells, control circuits, etc.).

개량된 EPROM에 있어서는, 프로그램 전압검지 회로에 의하여 논리적으로 규정 이상의 프로그램 전압이 인가된 경우에는 프로그램 모드에 설정되지 않는다.In the improved EPROM, it is not set to the program mode when a program voltage logically higher than that specified by the program voltage detection circuit is applied.

그러나, 종래의 개량된 EPROM에 있어서도 제7도에 표시하는 것과 같이, 외부에서 부여되는 프로그램 전압(Vpp)이 직접 Vcc/Vpp 전원전환 회로(15)에 인가되어 있다.However, also in the conventional improved EPROM, as shown in FIG. 7, the externally supplied program voltage Vpp is directly applied to the Vcc / Vpp power switching circuit 15.

이와같은 경우에 있어서는 프로그램 전압(Vpp)이 소정의 프로그램 전압에 의한 소자의 접합 파괴를 방지할 수가 없다.In such a case, the junction breakdown of the element due to the predetermined program voltage cannot be prevented by the program voltage Vpp.

즉 Vcc/Vpp 전원전환 회로(15)에 과전압이 인가되어, Vcc/Vpp 전원전환 회로가 파괴되는 경우가 있다.That is, overvoltage may be applied to the Vcc / Vpp power switching circuit 15, and the Vcc / Vpp power switching circuit may be destroyed.

이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로서, EPROM 프로그래머에서 과전압이 인가되어도, 과전압에 의한 소자 파괴를 방지할 수가 있는 EPROM을 제공하는 것을 목적으로 한다. 이 발명에 관한 EPROM은, 플로팅 게이트를 가지고 정보 전하를 기억하는 메모리셀의 어레이와, 메모리셀을 선택하는 메모리셀 선택회로부와, 메모리셀 및 메모리셀 선택회로부를 제어하기 위한 제어부와, 제어부, 메모리셀 및 메모리셀 선택 회로부에 동작전압을 인가하기 위한 내부 전원 발생수단과를 포함하여 기입용 프로그램 전압을 받아서 프로그램을 행하는 불휘발성 반도체 장치로서, 기입시에는 기입용 프로그램 전압을 메모리셀 선택 회로부, 제어부 및 내부 전원 발생회로에 인가되어, 프로그램 전압이 소정의 제1의 전위 보다도 높은 제 2의 전위인가 아닌가를 판별하는 프로그램 전압 판별회로와, 프로그램 전압 판별회로가 프로그램 전압이 제2의 전위라고 판별한때, 프로그램 전압을 제1의 전위보다 낮은 전압으로 낮추기 위한 프로그램 전압 강하회로와를 포함한다.The present invention has been made to solve the above problems, and an object of the present invention is to provide an EPROM capable of preventing device destruction due to overvoltage even when an overvoltage is applied in an EPROM programmer. The EPROM according to the present invention includes an array of memory cells having a floating gate for storing information charges, a memory cell selection circuit portion for selecting memory cells, a controller for controlling memory cells and memory cell selection circuit portions, a controller, a memory A nonvolatile semiconductor device that receives a program voltage for writing and executes a program including an internal power supply means for applying an operating voltage to a cell and a memory cell selection circuit. And a program voltage discrimination circuit which is applied to the internal power generation circuit and discriminates whether or not the program voltage is a second potential higher than the predetermined first potential, and when the program voltage discrimination circuit determines that the program voltage is the second potential. Program voltage for lowering the program voltage to a voltage lower than the first potential It includes a descent circuit.

이 발명에 있어서 프로그램 전압 강하회로는, 프로그램 전압(Vpp)이 소정의 전위보다도 높을때에 EPROM 프로그래머에서 인가되는 프로그램 전압(Vpp)을 소정의 제1의 전위보다 낮은 전위로 낮춘다.In the present invention, the program voltage drop circuit lowers the program voltage Vpp applied by the EPROM programmer to a potential lower than the predetermined first potential when the program voltage Vpp is higher than the predetermined potential.

따라서 프로그램 전압(Vpp)이 인가되는 각 회로부분에 있어서도, 소정의 제1의 전위 보다도 높은 전위가 걸리는 일은 없다.Therefore, even in each circuit portion to which the program voltage Vpp is applied, the potential higher than the predetermined first potential is not applied.

[실시예]EXAMPLE

제1도는 이 발명에 관한 자외선 조사형 EPROM의 전체 구성을 표시하는 블록도이다. 제1도를 참조하여, 이 발명에 관한 EPROM는, EPROM 전체를 제어하기 위한 제어부(1)와, EPROM 프로그래머에서 인가되는 프로그램 전압(Vpp) 및 제어부(1)에서 출력되는 주변회로 제어신호에 응답하여 제어부(1) 및 메모리셀 선택용 주변회로(5)의 동작 전원을 공급하기 위한 Vcc/Vpp 전원전환 회로(15)와, EPROM 프로그래머에서 인가되는 프로그램 전압(Vpp) 및 제어부(1)에서 출력되는 주변회로 제어신호에 접속되어, 메모리셀의 선택 등을 행하는 메모리셀 선택용 주변회로(5)와, 메모리셀 선택용 주변회로(5)에 접속되고, 정보전하를 출적하기 위한 메모리셀의 어레이를 포함하는 메모리 어레이(12)와를 포함한다.1 is a block diagram showing the overall configuration of an ultraviolet irradiation EPROM according to the present invention. Referring to FIG. 1, the EPROM according to the present invention responds to a control unit 1 for controlling the entire EPROM, a program voltage Vpp applied from an EPROM programmer, and a peripheral circuit control signal output from the control unit 1. The Vcc / Vpp power switching circuit 15 for supplying the operating power of the control unit 1 and the memory cell selection peripheral circuit 5, and the program voltage Vpp applied from the EPROM programmer and the control unit 1 An array of memory cells connected to a peripheral circuit control signal to be connected to a memory cell selection peripheral circuit 5 for selecting memory cells and the like, and a memory cell selection peripheral circuit 5 for depositing information charges; And a memory array 12 including a.

제어부(1)는 EPROM 프로그래머에서 인가되는 프로그램 전압(Vpp)에 접속되어, 프로그램 전압(Vpp)의 전압을 검출하기 위한 프로그램 전압검지 회로(3)와, 프로그램 및 판독시의 제어를 행하기 위한 프로그램/판독제어 회로(2)와, 프로그램 전압검지 회로(3)와 프로그램/판독제어 회로(2)에 접속되어 메모리 및 메모리셀 선택용 주변회로를 제어하기 위한 주변회로 제어신호를 출력하기 위한 프로그램 회로(4)를 포함한다.The control unit 1 is connected to the program voltage Vpp applied by the EPROM programmer, the program voltage detection circuit 3 for detecting the voltage of the program voltage Vpp, and the program for controlling the program and the reading. A program circuit connected to the read / write control circuit 2, the program voltage detection circuit 3, and the program / read control circuit 2 to output peripheral circuit control signals for controlling the memory and peripheral circuits for selecting memory cells. It includes (4).

메모리셀 선택용 주변회로(5) 및 메모리 어레이(12)의 구성은 제4a도에 표시한 것과 마찬가지이므로 동일부분에 동일부호를 붙여서 그 설명은 생략한다.The configurations of the memory cell selection peripheral circuit 5 and the memory array 12 are the same as those shown in FIG. 4A, and the same reference numerals are assigned to the same parts, and description thereof is omitted.

더욱, EPROM와 EPROM 프로그래머와의 관계도 제4a도 및 제4b도에서 설명한 내용과 마찬가지이므로, 동일부분에 동일부호를 붙여 그 설명은 생략한다.Further, since the relationship between the EPROM and the EPROM programmer is also the same as that described in FIGS. 4A and 4B, the same reference numerals are given to the same parts, and the description thereof is omitted.

다음에 이 발명에 관한 EPROM의 제어부(1)의 동작에 관하여 설명한다.Next, the operation of the controller 1 of the EPROM according to the present invention will be described.

제1도를 참조하여, 프로그램 시에는 EPROM 프로그래머를 사용하여 EPROM 프로그래머로부터의 신호를 프로그램/판독제어 회로(2)로 받는다. 그리고 EPROM을 프로그램 모드가 되도록 제어 신호를 프로그램 회로(4)에 전달한다. 프로그램 전압검지 회로(3)는, EPROM 프로그래머에서 공급된 프로그램 전압이 Vpp가 프로그램에 적정한 전압인지 아닌지를 검지하고 적정/부적정 정보를 프로그램 회로(4)에 전달한다.Referring to FIG. 1, in programming, an EPROM programmer is used to receive a signal from the EPROM programmer to the program / read control circuit 2. Then, the control signal is transmitted to the program circuit 4 to put the EPROM into the program mode. The program voltage detecting circuit 3 detects whether or not the program voltage supplied from the EPROM programmer is a voltage suitable for the program, and transmits proper / unsuitable information to the program circuit 4.

프로그램 회로(4)는, 프로그램/판독제어 회로(2)로부터의 프로그램 신호 및 프로그램 전압검지 회로(3)로 부터의 프로그램 신호를 받아, 양자로부터의 신호가 프로그램에 적당한 조건으로된 경우에만 EPROM 프로그래머에서 공급된 프로그램 전압을 메모리셀 선택용 주변회로(5)에 출력하여, EPROM을 프로그램 이네이블 상태로 한다.The program circuit 4 receives the program signal from the program / reading control circuit 2 and the program signal from the program voltage detection circuit 3, and the EPROM programmer only when the signals from both become suitable conditions for the program. The program voltage supplied from is outputted to the peripheral circuit 5 for selecting the memory cells, so that the EPROM is in a program enable state.

어드레스 버퍼(6)은 EPROM 프로그래머로부터의 신호에 의거하여, 소정의 메모리셀(9)를 선택하도록 로우 디코더(7) 및 컬럼 디코더(8)에 어드레스 신호를 부여한다.The address buffer 6 applies an address signal to the row decoder 7 and the column decoder 8 to select a predetermined memory cell 9 based on a signal from the EPROM programmer.

로우 디코더(7) 및 컬럼 디코더(8)는, 각각 메모리셀(9)의 컨트롤 게이트 및 드레인에 접속된 워드라인 및 비트라인을 선택한다. 동시에, 메모리셀(9)에는 입출력 버퍼(11)를 사이에 두고 EPROM 프로그래머에서 얻은 소정의 정보가 프로그램된다.The row decoder 7 and the column decoder 8 select word lines and bit lines connected to the control gate and the drain of the memory cell 9, respectively. At the same time, predetermined information obtained from the EPROM programmer is programmed in the memory cell 9 with the input / output buffer 11 interposed therebetween.

프로그램 완료후 판독시에는, 프로그램/판독제어 회로(2)는 EPROM을 판독 모드로 제어하는 신호를 메모리셀 선택용 주변회로(5)에 전달한다. 그 결과 프로그램시와 마찬가지로 어드레스 신호에 의하여 소정의 메모리셀(9)이 선택된다. 센스 앰프(10)는, 제 5도 및 제6도의 설명시에 설명한 것과 같이 메모리셀(9)의 정보를 감지하고 그 내용을 입출력 버퍼(11)에 전달한다. 입출력 버퍼(11)는, 정보신호의 파형정형 및 증폭을 행하여, 외부로 출력한다.When reading after completion of the program, the program / read control circuit 2 transmits a signal for controlling the EPROM to the read mode to the memory cell selection peripheral circuit 5. As a result, the predetermined memory cell 9 is selected by the address signal as in programming. The sense amplifier 10 senses the information of the memory cell 9 and transfers the contents to the input / output buffer 11 as described in the description of FIGS. 5 and 6. The input / output buffer 11 performs waveform shaping and amplification of the information signal and outputs it to the outside.

제2도는 프로그램 전압검지 회로(3)의 한 예를 표시한 회로도이다. 제2도를 참조하여 이 발명에 관한 프로그램 전압검지 회로(3)은, 프로그램 전압(Vpp) 단자와 노드(M)와의 사이에 접속되어, 프로그램 전압(Vpp)에 응답하여 동작하는 N 채널 트랜지스터(22)와, 노드(M)와 접지전위 단자의 사이에 접속되고, 전원전압(Vcc)에 응답하여 동작하는 인버터(21)와, 프로그램 전압(Vpp) 단자와 접지전위 단자와의 사이에 접속되어, 인버터(21)의 출력에 응답하여 동작하는 N 채널 트랜지스터(25)를 포함한다.2 is a circuit diagram showing an example of the program voltage detection circuit 3. Referring to FIG. 2, the program voltage detection circuit 3 according to the present invention is an N-channel transistor connected between a program voltage Vpp terminal and a node M and operating in response to the program voltage Vpp ( 22) is connected between the node M and the ground potential terminal, and is connected between the inverter 21 which operates in response to the power supply voltage Vcc, and between the program voltage Vpp terminal and the ground potential terminal. And an N-channel transistor 25 that operates in response to the output of the inverter 21.

N 채널 트랜지스터(25)가 접속된 프로그램 전압(Vpp) 배선은, 제1도에 표시하는 것과 같이 제어부(1)나 메모리셀 선택용 주변회로(5)의 내부 전원을 출력하기 위한 Vcc/Vpp 전원전환 회로(15)나, 메모리셀 선택용 주변회로(5)에 접속되어 있다. 인버터(21)는, 노드(M)와 접지와의 사이에 직렬로 접속되어, 전원전압(Vcc)에 응답하여 동작하는 P 채널 트랜지스터(23)와, N 채널 트랜지스터(24)와를 포함한다.The program voltage Vpp wiring to which the N-channel transistor 25 is connected is a Vcc / Vpp power supply for outputting the internal power supply of the control unit 1 and the memory cell selection peripheral circuit 5 as shown in FIG. The switching circuit 15 and the peripheral circuit 5 for selecting a memory cell are connected. The inverter 21 includes a P-channel transistor 23 and an N-channel transistor 24 which are connected in series between the node M and ground and operate in response to the power supply voltage Vcc.

지금 N 채널 트랜지스터(22)의 스레시홀드 전압은, 2종류의 프로그램 전압, 즉 12.5V와 21V의 중간치 예를들어 15V로 선출되어 있는 것으로 한다.It is assumed that the threshold voltage of the N-channel transistor 22 is now selected as two kinds of program voltages, that is, an intermediate value of 12.5V and 21V, for example, 15V.

다음에 제2도를 참조하여 프로그램 전압검지 회로(3)의 동작에 관하여 설명한다.Next, the operation of the program voltage detection circuit 3 will be described with reference to FIG.

우선, EPROM 프로그래머에서 출력되는 프로그램 전압(Vpp) 및 EPROM의 프로그램 전압(Vpp)이 다같이 12.5V의 경우에 관하여 설명한다. 또한. 전원전압(Vcc)은 5V라 가정한다. 프로그램 전압(Vpp)이 12.5V일때, N 채널 트랜지스터(22)는 스레시홀드가 15V이므로 온(ON)하지 않는다. 한편 인버터(21)에 있어서는, 전원전압(Vcc)이 5V이므로, N 채널 트랜지스터(24)가 온하고 인버터(21)의 출력전압은 "L"로 된다.First, the case where the program voltage Vpp output from the EPROM programmer and the program voltage Vpp of the EPROM are both 12.5V will be described. Also. Assume that the power supply voltage Vcc is 5V. When the program voltage Vpp is 12.5V, the N-channel transistor 22 does not turn on because the threshold is 15V. On the other hand, in the inverter 21, since the power supply voltage Vcc is 5V, the N-channel transistor 24 is turned on and the output voltage of the inverter 21 becomes "L".

따라서, 인버터(21)의 출력전압에 응답하여 동작하는 N 채널 트랜지스터(25)는 온하지 않는다. 그 결과, 프로그램 전압(Vpp) 배선의 전위는 12.5V 그대로 되어 그 전압이 Vcc/Vpp 전원전환 회로(15)나 메모리 셀 선택용 주변회로(5)에 인가된다.Therefore, the N channel transistor 25 operating in response to the output voltage of the inverter 21 is not turned on. As a result, the potential of the program voltage Vpp wiring remains 12.5V, and the voltage is applied to the Vcc / Vpp power supply switching circuit 15 or the memory cell selection peripheral circuit 5.

다음에, EPROM의 프로그램 전압(Vpp)가 12.5V임에도 불구하고, EPROM 프로그래머의 오설정에 의하여 EPROM 프로그래머로부터의 프로그램 전압(Vpp)이 21V가 된 경우에 관하여 설명한다. 이때에도 우선 N 채널 트랜지스터(22)가 온한다. 그 결과 프로그램 전압(Vpp)의 21V는 인버터(21)의 P 채널 트랜지스터(23)의 소스에 인가된다. 이때 전원전압(Vcc)은 5V로 설정되어 있기 때문에 P 채널 트랜지스터(23)는 온 하고 인버터(21)의 출력은 "H"가 된다.Next, a description will be given of a case where the program voltage Vpp from the EPROM programmer becomes 21V, despite the EPROM program voltage Vpp being 12.5V. At this time, first, the N-channel transistor 22 is turned on. As a result, 21 V of the program voltage Vpp is applied to the source of the P channel transistor 23 of the inverter 21. At this time, since the power supply voltage Vcc is set to 5V, the P-channel transistor 23 is turned on and the output of the inverter 21 becomes "H".

N 채널 트랜지스터(25)는, 인버터(21)의 출력신호에 응답하여 동작하기 때문에 이 경우에는 N 채널 트랜지스터(25)가 온한다.Since the N channel transistor 25 operates in response to the output signal of the inverter 21, the N channel transistor 25 is turned on in this case.

그 결과, EPROM 프로그래머에서 인가된 프로그램 전압(Vpp)이 21V일지라도, 이 전위가 N 채널 트랜지스터(25)에 의하여 접지되기 때문에, 프로그램 전압(Vpp) 배선의 전위는, 접지전위로 된다.As a result, even if the program voltage Vpp applied by the EPROM programmer is 21V, since the potential is grounded by the N-channel transistor 25, the potential of the program voltage Vpp wiring becomes the ground potential.

따라서, 프로그램 전압(Vpp) 배선에 접속된 Vcc/Vpp 전원전환 회로(15)나, 메모리셀 선택용 주변회로(5)에는 접지전위가 인가된다. 그 결과, EPROM의 소정의 프로그램 전압 보다도 높은 프로그램 전압이 EPROM 프로그래머에서 인가되어도, 그 과전압이 EPROM의 각 회로에 인가되지 않는다.Therefore, the ground potential is applied to the Vcc / Vpp power supply switching circuit 15 and the memory cell selection peripheral circuit 5 connected to the program voltage Vpp wiring. As a result, even if a program voltage higher than the predetermined program voltage of the EPROM is applied by the EPROM programmer, the overvoltage is not applied to each circuit of the EPROM.

따라서, 프로그램시의 EPROM 프로그래머의 오설정등에 의하여 과전압이 EPROM에 가해지는 것에 의하여 EPROM이 접합 파괴한다는 문제점이 해소한다.Therefore, the problem that the EPROM is spliced and destroyed due to an overvoltage applied to the EPROM due to an incorrect setting of the EPROM programmer at the time of programming, is solved.

또한, 인버터(21)를 구성하고 있는 P채널 트랜지스터(24)의 스레시홀드를 적당히 조정하는 것에 의하여, N 채널 트랜지스터(25)의 작동 전압을 적당히 수정할 수가 있다. 다음에 프로그램 회로(4)의 내용에 관하여 설명한다. 프로그램 회로(4)는, 프로그램 전압검지 회로(3) 및 프로그램/판독제어 회로(2)의 출력신호에 응답하여, 프로그램 전압(Vpp)이 소정의 전위보다도 높을때에 프로그램의 실행을 금지하기 위한 것이다.In addition, by appropriately adjusting the threshold of the P-channel transistor 24 constituting the inverter 21, the operating voltage of the N-channel transistor 25 can be appropriately modified. Next, the contents of the program circuit 4 will be described. The program circuit 4 is adapted to prohibit program execution when the program voltage Vpp is higher than a predetermined potential in response to the output signals of the program voltage detection circuit 3 and the program / read control circuit 2. will be.

제3도는 이 발명에 관한 프로그램 회로(4)의 한 실시예를 표시하는 회로도이다. 제3도를 참조하여, 이 발명에 관한 프로그램 회로(4)는 프로그램/판독제어 회로(2) 및 프로그램 전압검지 회로(3)에 접속된 NOR회로(28)와, NOR 회로(28)에 접속된 NOT 회로(29)와를 포함하고, NOT 회로(29)의 출력신호가 메모리셀 선택용 주변 회로(5)에 출력된다.3 is a circuit diagram showing one embodiment of a program circuit 4 according to the present invention. Referring to FIG. 3, the program circuit 4 according to the present invention is connected to the NOR circuit 28 and the NOR circuit 28 connected to the program / read control circuit 2 and the program voltage detection circuit 3. And an output signal of the NOT circuit 29 is output to the memory cell selection peripheral circuit 5.

프로그램/판독제어 회로(2)와 프로그램 전압검지 회로(3)의 출력신호와, 각각의 경우의 프로그램 회로(4)의 출력신호의 관계를 표에 표시한다.The relationship between the output signals of the program / read control circuit 2 and the program voltage detection circuit 3 and the output signals of the program circuit 4 in each case is shown in the table.

[표][table]

Figure kpo00001
Figure kpo00001

표를 참조하여, 프로그램/판독제어 회로(2) 및 프로그램 전압검지 회로(3)의 출력이 "L"이 되는 경우에만 EPROM은 프로그램 모드로 설정된다. 즉, 프로그램(Vpp)이 소정의 전위 보다도 높을 때에는 EPROM은 프로그램 되지 않는다.Referring to the table, the EPROM is set to the program mode only when the outputs of the program / read control circuit 2 and the program voltage detection circuit 3 become " L ". In other words, when the program Vpp is higher than the predetermined potential, the EPROM is not programmed.

따라서, EPROM의 메모리 선택용 주변회로(5)에 소정의 값 이상의 높은 프로그램 전압(Vpp)이 인가되는 일은 없다.Therefore, a high program voltage Vpp of a predetermined value or more is not applied to the memory selection peripheral circuit 5 of the EPROM.

그 결과, EPROM의 고전압의 인가에 의한 접합 파괴를 방지할 수 있다.As a result, it is possible to prevent junction breakdown due to application of a high voltage of the EPROM.

또한, 본 실시예에서는 자외선 조사형 EPROM에 관하여 설명하였으나, 외부 프로그램 전원을 필요로 하는 다른 불휘발성 반도체 기억장치에 관하여도 마찬가지의 효과를 나타낸다.In addition, although the ultraviolet irradiation type EPROM has been described in the present embodiment, the same effect also applies to other nonvolatile semiconductor memory devices requiring an external program power supply.

이상과 같이, 이 발명에 의하면 EPROM이 프로그램 전압이 소정의 값보다도 높은 전위인지 아닌지를 판별하는 프로그램 전압 판별수단과, 프로그램 전압이 소정의 전압보다도 높을 때에, 그 프로그램 전압을 소정의 값보다도 낮은 전압으로 낮추기 위한 프로그램 전압 강하수단과를 포함한다.As described above, according to the present invention, program voltage determining means for determining whether or not the program voltage is a potential higher than a predetermined value, and when the program voltage is higher than the predetermined voltage, the program voltage is lower than the predetermined value. And a program voltage drop means for lowering the voltage.

따라서, 프로그램 전압이 소정의 값보다도 높은 경우라 할지라도, 그 높은 전압이 낮은 전압으로 낮추어져서 또한, 프로그램의 실행이 금지되기 때문에 소정의 전위보다도 높은 프로그램 전압이 불휘발성 반도체 기억장치의 여하한 부분에도 인가되지 않는다.Therefore, even if the program voltage is higher than the predetermined value, any part of the nonvolatile semiconductor memory device having a program voltage higher than the predetermined potential is prevented because the high voltage is lowered to a lower voltage and the execution of the program is prohibited. Not authorized to

그 결과, 소정의 값보다도 높은 프로그램 전압이 인가되어도 파괴되는 일이 없는 불휘발성 반도체 기억장치를 제공할 수 있다.As a result, it is possible to provide a nonvolatile semiconductor memory device which is not destroyed even if a program voltage higher than a predetermined value is applied.

Claims (1)

각각이 플로팅 게이트를 가지고 정보전하를 기억하는 메모리셀과 상기 메모리셀은 행렬로 메트릭스상으로 배열되어 그것에 의하여 메모리셀의 어레이가 형성되고 상기 메모리셀의 어레이에 접속되어 상기 메모리셀을 선택하는 메모리셀 선택부와 상기 메모리셀 선택부에 접속되어 상기 메모리셀 및 메모리셀 선택부를 제어하기 위한 제어부와 상기 제어부, 메모리셀 및 선택부에 접속되어 상기 각각에 동작 전압을 인가하기 위한 내부 전원 발생수단과를 포함하고 외부로부터 부여되는 기입용 프로그램 전압을 받아서 상기 메모리셀에 데이타의 기입을 행하는 불휘발성 반도체 기억장치로써, 상기 데이타의 기입이 행하여질 때에는 상기 기입용 프로그램 전압은 상기 메모리셀 선택부 상기 제어부 상기 전기내부 전원 발생수단에 인가되어 상기 불휘발성 반도체 기억장치는 상기 프로그램 전압이 소정의 제1의 전위보다도 높은 제2의 전위인지 아닌지를 판별하는 프로그램 전압 판별수단과, 상기 프로그램 전압이 프로그램 전압 프로그램 전압 판별수단이 상기 제2의 전위라고 판단한때 상기 프로그램 전압을 상기 제1의 전위보다 낮은 전위로 낮추기 위한 프로그램 전압 강하수단과를 포함하는 불휘발성 반도체 기억장치.Memory cells each having a floating gate to store information charges and the memory cells are arranged in a matrix in a matrix, whereby an array of memory cells is formed and connected to the array of memory cells to select the memory cells. A control unit connected to a selector and the memory cell selector to control the memory cell and the memory cell selector, and an internal power generation means connected to the control unit, the memory cell and the selector to apply an operating voltage to each A nonvolatile semiconductor memory device configured to receive a write program voltage supplied from an external device and write data to the memory cell, wherein the write program voltage is set by the memory cell selection unit; Is applied to the internal electric power generating means The semiconductor memory device includes program voltage discrimination means for discriminating whether or not the program voltage is a second potential higher than a predetermined first potential, and determining that the program voltage is the program voltage program voltage discrimination means. And a program voltage drop means for lowering the program voltage to a potential lower than the first potential.
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