KR930000480B1 - 입력 버퍼 회로 및 버퍼링 방법 - Google Patents

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내용 없음.

Description

입력 버퍼 회로 및 버퍼링 방법

제1도는 클럭된 입력 버퍼 회로의 개략도.

제2도는 제1도의 클럭된 입력 버퍼 회로와 연관된 제어신호의 그래프.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭된 입력 버퍼 회로 11 : 기준 전압부

12 : 차동 증폭기 13 : 동기 장치

16, 17 : P채널 트랜지스터 18, 19 : N채널 트랜지스터

21 : 노드

본 발명은 일반적으로 버퍼 회로에 관한 것으로, 특히 TTL 레벨을 MOS 레벨로 변환하는 클럭된 버퍼회로(clocked buffer circuit)에 관한 것이다.

TTL 레벨 입력 신호를 MOS 레벨 출력 신호로 버퍼시키는 클럭된 입력 버퍼는 전자 회로에서 통상적으로 사용된다. 전형적으로 속도 및 전력 소비가 중요한 관건이 되는 고속 마이크로 프로세서 회로에서 주로 응용된다. 종래의 클럭된 버퍼 회로는 클럭된 인버터 회로를 포함한다. 상기 회로는 TTL 전압 레벨에서 과도한 전력을 소비한다. 비교적 고속도안 다른 공지된 클럭된 회로는 과도한 전력 소모의 단점을 가지고 있다.

본 발명의 목적은 개선된 클럭 TTL을 MOS 입력 버퍼 회로에 제공하는 것이다.

본 발명의 다른 목적은 전력 소모가 거의 없고 TTL 레벨 신호를 MOS 레벨 클럭 신호로 신속하게 변환하는 클럭된 버퍼 회로를 제공하는 것이다.

본 발명의 상기 목적을 실행하는데 있어서, 제1규정 범위의 전압 레벨을 갖는 입력 신호를 제2규정 범위의 레벨을 갖는 출력 신호로 버퍼시키는 한가지 형태의 클럭된 입력 버퍼 회로가 제공된다. 양호한 형태에 있어서, 제1규정된 범위는 종래의 TTL 전압 레벨로 이루어지며, 제2규정된 범위는 종래의 MOS 전압 레벨로 이루어진다. 기준 전압 발생기는 제1시간 주기 동안 규정된 기준 전압을 차동 증폭기의 제1입력에 선택적으로 제공한다. 동시에, 입력 신호는 차동 증폭기 수단의 제2입력에 선택적으로 결합된다. 제2시간 주기 동안 차동 증폭기 출력 데이타 신호를 선택적으로 제공한다.

본 발명의 상기 목적 및 다른 특징과 장점은 첨부된 도면을 참고로 하여 기술된 다음 설명에서 명백히 나타날 것이다

제1도는 일반적으로 기준 전압부(11), 차동 증폭기 부분(12) 및 출력 동기 장치 부분(12)을 갖춘 클럭된 입력 버퍼 회로(10)를 도시한다. 특정한 N채널 및 P채널 MOS 트랜지스터가 도시되어 있지만, 버퍼 회로(10)는 처리 방법을 완전히 역으로 바꾸어(예, P채널을 N채널로) 구현될 수도 있으며, 다른 형태의 트랜지스터를 사용하여 구현될 수도 있다.

기준 전압부(11)는 소스 전극이 공급 전압(V_υυ)에 연결되고, 드레인 전극이 P채널 트랜지스터(17)의 소스 전극에 연결된 P채널 트랜지스터(16)를 구비한다. 트랜지스터(17)의 드레인 전극과 게이트 전극은 서로 결합되어 있고, N채널 트랜지스터(18)의 게이트 및 드레인 전극에 결합되어 있다. 제2도에 도시된 기준전압 V_REF은 트랜지스터(17)의 드레인 전극에 공급된다. N채널 트랜지스터(18)의 소스 전극은 공급 전압V_SS에 연결되어 있다. N채널 트랜지스터(19)의 드레인 전극은 트랜지스터(17, 18)의 게이트 전극과 드레인 전극에 연결되어 있으며, 트랜지스터(19)의 소스 전극은 노드(21)에 연결되어 있다. 제2도에 도시된 클럭신호 φ₁, φ₂은 각각 트랜지스터(19, 16)의 게이트 전극에 연결된다.

차동 증폭기 부분(12)은 공급 전압 V_DD에 연결된 소스 전극, 클럭 신호 φ₁에 연결된 게이트 전극과, 드레인 전극을 가진 P채널 트랜지스터(24)를 구비한다. P채널 트랜지스터(25)는 소스 전극이 P채널 트랜지스터(26)의 소스 전극과 트랜지스터(24)의 드레인 전극에 연결되어 있다. 트랜지스터(25)의 게이트 전극은 노드(28)를 통해 N채널 트랜지스터(27)의 게이트 전극에 연결되어 있다. 트랜지스터(25)의 드레인 전극은 노드(21)를 통해 트랜지스터(27)의 드레인 전극에 연결되어 있다. 트랜지스터(27)의 소스 전극은 N채널 트랜지스터(29)의 소스 전극과 N채널 트랜지스터(30)의 드레인 전극에 연결되어 있다. 트랜지스터(29)의 드레인 전극은 노드(28)를 통해 트랜지스터 (26)의 드레인 전극과 트랜지스터(29)의 게이트 전극은 노드(21)를 통해 트랜지스터 (26)의 게이트 전극에 연결되어 있다. N채널 트랜지스터(30)는 드레인 전극이 트랜지스터(27, 29)의 소스 전극에 연결되어 있으며, 게이트 전극은 클럭 신호 φ₂에 연결되며, 소스 전극은 공급 전압 V_SS에 연결되어 있다. N채널 트랜지스터(31)는 입력 신호를 수신하는 드레인 전극과 클럭 신호 φ₁에 연결된 게이트 전극 및 노드(28)에 연결된 소스 전극을 가지고 있다.

출력 동기 장치부분(13)은 노드(21)를 통해 P채널 트랜지스터(36)의 소스 전극에 연결된 드레인 전극을 가진 N채널 트랜지스터(35)를 구비한다. 트랜지스터(35)의 게이트 전극은 클럭 신호 φ₂에 연결되며, 트랜지스터(35)의 소스 전극은 반전된 형태로 출력 데이타 신호를 제공하는 트랜지스터(36)의 드레인 전극에 연결된다. 트랜지스터(36)의 게이트 전극은 P채널 트랜지스터(37)의 게이트 전극과 제어 신호 φ₁에 연결된다. 트랜지스터(37)의 소스 전극은 노드(38)를 통해 N채널 트랜지스터(38)의 드레인 전극에 연결된다. 트랜지스터(37)의 드레인 전극은 출력 데이타 신호를 제공하는 트랜지스터(38)의 소스 전극에 연결되어 있다. 트랜지스터(38)의 게이트 전극은 클럭 신호 φ₂에 연결된다.

동작시, 입력 데이타 신호가 트랜지스터(31)에 결합된다. 초기 신호 φ₁가 하이 논리 레벨(high logic level)에 있고, 신호 φ₂가 로우 논리 레벨(low iogic level)에 있다고 가정하면, 이에 따라 트랜지스터(19)는 도통되고 약 1.4볼트의 전압인 기준 전압을 노드(21)에 결합한다. 정확한 기준 전압은 트랜지스터(26, 29)의 게이트 전극에 결합되며, 입력 데이타는 트랜지스터(25, 27)의 게이트 전극에 결합된다. 트랜지스터 (25, 26, 27, 29)는 노드(21, 28) 사이의 전압차에 응답하여 가능하는 클럭된 차동 증폭기를 형성한다. 기준 전압은 접점(21)에서 설정되며 접점(28)에서 입력 데이타 신호가 설정된다. 출력 동기 장치 부분(13)의 트랜지스터(35 내지 38)는 도통되지 않게하고 버퍼 회로(10)로부터 출력 데이타 및 출력 상보형 데이타 단자를 결합시키지 않는다. 규정된 시간 경과후, 클럭 신호 φ₁는 로우 레벨로 전이되며, 클럭 신호 φ₂는 하이 논리 레벨로 전이 된다. 설명의 목적을 위해서 입력 데이타 신호가 약 0.8 내지 2.0볼트의 TTL 전압 범위에서 변한다고 가정하면, 노드(21)에서 기준 전압은 종래와 같은 잡음 면역성(noise immunity)을 가진 TTL 트립 포인트(trip point)인 약 1.4볼트가 되도록 한다. 1.4볼트의 트립 포인트는 실제로 TTL 전압 범위의 가운데 있기 때문에, 최대 잡음 면역성이 제공된다.

설명의 목적을 위해 입력 전압이 초기에 2.0볼트라고 가정하면, 0.6볼트의 초기 자동 전압이 노드(28, 21) 양단간 존재하는데 노드(21)를 V_SS로 전환케하고 노드(28)를 V_DD쪽으로 전이를 야기한다. 초기 0.6볼트의 차동 전압은 노드(21)가 도전된 트랜지스터(27)과 비도전된 트랜지스터(25)에 의해 V_SS볼트까지 구동될 때까지, 노드(21, 28)으로부터 정귀환때문에 증폭된다. 노드(28)는 도전된 트랜지스터(27)와 비도전된 트랜지스터(29)에 의해 V_DD볼트로 된다. 트랜지스터(25)는 비도전도 되고, 트랜지스터(27)는 도전된다. 트랜지스터(30)는 도전되기 때문에, V_SS볼트의 저레벨 전압은 신속히 노드(21)와 트랜지스터(26, 29)의 게이트 전극에 결합된다. 이것은 트랜지스터 (29)를 비도전성으로 만들고, 트랜지스터(26)를 도전성으로 만들어, 실제로 V_DD볼트를 트랜지스터(24, 26)를 거쳐 노드(28)와 결합한다. 출력 동기 장치 부분(13)은 MOS 레벨을 가진 하이 논리 레벨을 트랜지스터(37, 38)를 통해 데이타 출력 단자에 결합하는 역할을 하며 MOS 레벨을 가진 로우 논리 레벨을 트랜지스터(35, 36)를 통해 상보형 출력 데이타 단자에 결합하는 역할을 한다. 이처럼 하이 TTL 레벨을 가진 입력 데이타 신호는 MOS 레벨을 가진 버퍼된 출력 데이타 신호로 신속히 변환된다.

입력 전압이 초기에 0.8볼트이라고 가정하면, 노드(28)에서 트랜지스터(25, 27)의 게이트 전극에 결합된 전압은 0.8볼트이다. 다시 클럭 신호(φ₁)가 하이 논리 상태에 있는 시간 주기 동안, 기준 전압은 트랜지스터(19)에 의해 노드(21)에 결합되어, 설정된다. 로우 논리 레벨이 노드(28)에 설정되어 있는 동안, 출력 단자는 노드(21, 28)와 분리된다. 클럭 신호 φ₁가 로우 논리 레벨로 전환되고, 클럭 신호 φ₂가 하이 논리 레벨로 전환되었을 때, 트랜지스터(24, 25)는 V_DD볼트의 하이 논리 레벨을 노드 (21)와 트랜지스터(26, 29)의 게이트 전극에 도전시킨다. 동시에 트랜지스터(29, 30)는 도전되며, V_SS볼트의 로우 논리 레벨을 노드(28)에 결합한다.

입력 데이타가 어떤 전압 레벨을 가지고 있든 간에, 출력 동기 장치 부분(13)은 노드(21, 28)에서의 전압을 상보 출력 데이타와 출력 데이타 같은 출력에 각각 동기적으로 결합한다. (12)부분 및 (13)부분과 유사한 차동 증폭기 부분과 출력 동기 장치 부분은 동기화된 단(stage)을 가진 멀티 레벨 동기화 버퍼 회로를 제공하기 위해 연속적으로 출력 데이타 단자에 결합될 수 있다. 차동 증폭기단(12)은 입력 데이타 신호가 버퍼되는 시간 동안 클럭 신호의 약 1/2로 작동하기 때문에 버퍼 회로는 전력을 보존한다. 차동 증폭단(12)은 또한 그 이득 출력을 제공한다.

본 발명은 양호한 상기 실시예와 관련하여 기술하였지만, 당업자에게는 본 발명의 사상과 범주를 벗어나지 않고 많은 변형이 가능하다.

Claims (6)

1. 통상의 MOS 전압 레벨내에서 가변하는 전압 전위를 가진 출력 데이타를 제공하도록 통상의 TTL 전압 레벨내에서 변하는 전압 전위를 가진 입력 데이타 신호를 버퍼시키는 클럭된 TTL 내지 MOS 입력 버퍼 회로에 있어서, 기준 전압을 제공하는 기준 전압 수단(11)과, 제1시간 주기 동안 기준 전압 수단에 선택적으로 결합되는 제1입력과, 입력 데이타 신호에 선택적으로 결합된 제2입력과, 제1시간 주기 다음의 제2시간 주기 동안 출력 데이타 신호를 선택적으로 제공하는 출력을 가진 차동 증폭기 수단(12)과, 제2시간 주기동안 그리고 차동 증폭기 수단의 출력에서 출력 데이타와 동기하여 차동 증폭기 수단의 출력을 출력단자에 결합하는 출력 수단(13)을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
2. 제1항에 있어서, 상기 차동 증폭기 수단은 제1공급 전압을 수신하는 단자에 결합된 제1전류 전극과, 제2전류 전극 및 제1제어신호에 결합된 제어 전극을 가진 제1도전형태(p-channel)의 전류원 트랜지스터(24)와, 전류원 트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 제어 전극 및 기준 전압에 결합된 제2전류 전극을 가진 제1도전형태의 제1트랜지스터(26)와, 제1트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 입력 데이타 신호를 선택적으로 수신하는 제1트랜지스터의 제어 전극에 결합된 제어 전극과, 제2전류 전극을 가진 제2도전형태(n-channel)의 제2트랜지스터(29)와, 전류원 트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 제어전극, 및 제1 및 제2트랜지스터의 두 제어 전극에 연결된 제2전류 전극을 가진 제1도전형태의 제3트랜지스터(25)와, 재3트랜지스터의 제2전류 전극에 연결된 제1전류 전극과, 제3트랜지스터의 제어 전극 및 제1트랜지스터의 제2전류 전극에 연결된 제어 전극과, 제2전류 전극을 가진 제2도전형태의 제4트랜지스터(27)와, 제2 및 제4트랜지스터의 제2전류 전극에 연결된 제1전류 전극과, 제2제어신호(φ₂)에 연결된 제어 전극과, 제2공급 전압(V_SS)을 수신하는 단자에 연결된 제2전류 전극을 가진 제2도전형태의 전류 싱킹(current sinki ng) 트랜지스터(30)를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
3. 제2항에 있어서, 입력 데이타 신호를 수신하는 제1전류 전극과, 제1제어신호 (φ₁)를 수신하는 제어전극과, 제1 및 제2트랜지스터의 제어 전극에 연결된 제2전류 전극을 가진 제2도전형태의 결합 트랜지스터(19)를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
4. 제3항에 있어서, 제2트랜지스터의 제1전류 전극을 출력 신호를 제공하는 제1출력 단자에 선택적으로 결합하는 제1스위치(37, 38)와, 출력 신호의 상보 신호를 제공하는 제2출력 단자에 제4트랜지스터의 제1전류 전극을 선택적으로 결합하는 제2스위치 (35, 36)를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
5. 제4항에 있어서, 상기 제1스위치는 제1 및 제2트랜지스터의 제어 전극에 결합된 제1전류 전극과, 제1제어신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1도전형태의 제5트랜지스터(37)와, 제5트랜지스터의 제1전류 전극에 결합된 제1전류 전극과, 제2제어신호를 수신하는 제어 전극과 출력 신호를 제공하는 제5트랜지스터의 제2전류 전극에 결합된 제2전류 전극을 가진 제2도전형태의 제6트랜지스터(38)를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
6. 통상의 MOS 전압 레벨내에서 변하는 전압 전위를 가진 출력 데이타 신호를 제공하도록 통상의 TTL전압 레벨내에서 변하는 전압 전위를 가진 입력 데이타 신호를 버퍼링 하는 방법에 있어서, 기준 전압 수단으로부터 기준 전압을 제공하는 단계와, 제1시간 주기 동안 차동 증폭기 수단의 제1입력에 기준 전압을 선택적으로 결합하는 단계와, 제1시간 주기 동안 차동 증폭기 수단의 제2입력에 입력 데이타 신호를 선택적으로 결합하는 단계와, 제1시간 주기 다음의 제2시간 주기동안 차동 증폭기로부터의 입력 데이타 신호와 기준 전압을 결합시키지 않고 차동 증폭기 수단의 제1 및 제2입력 사이의 전압 전위차를 증폭하는 단계와, 출력 데이타 신호의 상보형과 출력 데이타 신호를 각각 제공하기 위해 차동 증폭기의 제1 및 제2입력을 제1 및 제2출력 단자에 동기적으로 결합하는 단계를 구비하는 것을 특징으로 하는 버퍼링 방법.

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