Claims (2)
입력신호를 제어하는 입력게이트수단(10)과, 이 입력게이트수단은 임의의 펄스폭에 해당하는 구형파를 만들어 주는 펄스폭검파수단(20)에 연결하고 이 펄스폭 검파수단은 기준클럭을 발생하는 클럭발생부(30)와, 기준 클럭을 카운트하여 펄스폭의 시간을 측정하는 카운터부(40)에 연결하여 임의의 펄스폭을 검출하도록 구성함을 특징으로 하는 임의의 펄스폭 검출방법.An input gate means 10 for controlling an input signal, and the input gate means being connected to a pulse width detection means 20 for generating a square wave corresponding to an arbitrary pulse width, the pulse width detection means generating a reference clock. Any pulse width detection method characterized in that it is configured to detect an arbitrary pulse width by connecting to a clock generator (30) and a counter (40) for counting a reference clock and measuring the time of the pulse width.
제1항에 있어서, 상기 입력게이트수단(10)내의 앤드게이트(AND1), (AND2)의 각 일측입력단자(①)를 입력신호단자(Vi), (Vr)에, 그리고 앤드게이트(AND1), (AND2)의 타측입력단자(②)는 입려선택신호단자(C)에 연결하고, 앤드게이트(AND1), (AND2)의 출력단자는 펄스폭 검파수단(20)내의 익스클루시브 오어게이트(EXOR1), (EXOR2)의 일측입력단자(①)에, 익스클루시브 오어게이트(EXOR1), (EXOR2)의 타측입력단자(②)는 위상반전 선택신호단자(a), (b)에 각각 연결하고, 익스클루시브 오어게이트(EXOR1), (EXOR2)의 출력단자는 오어게이트(OR1), (OR2)의 일측입력단자(①)에, 오어게이트(OR1)의 타측입력단자(②)는 D플립플롭(FF2)의 출력단자에 연결하며, 타측입력단자(②)가 접지된 오어게이트(OR2)의 출력단자와 오어게이트(OR1)의 출력단자는 D플립플롭(FF1),(FF2)의 클럭단자(CLK)에 연결하고, D폴립플롭(FF1), (FF2)의 출력단자(Q1, Q2)는 앤드게이트(AND3)의 일측 및 타측입력단자(ⓛ), (②)에 연결하고, 앤드게이트(AND3)의 출력단자는 앤드게이트(AND4)의 일측입력단자(①)에 앤드게이트(AND4)의 타측입력단자(②)는 클럭발생부(30)에, 앤드게이트(AND4)의 출력단자는 카운터부(40)에 연결하여 구성됨을 특징으로 하는 임의의 펄스폭 검출방법.The input terminal 1 of each of the AND gates AND1 and AND2 in the input gate means 10 is connected to the input signal terminals Vi and Vr, and the AND gate AND1. , And the other input terminal ② of AND2 are connected to the input selection signal terminal C, and the output terminals of the AND gates AND1 and AND2 are the exclusive or gates EXOR1 in the pulse width detection means 20. ), (EXOR2) on one side input terminal (①), the exclusive or gate (EXOR1), the other input terminal (②) of (EXOR2) are connected to the phase inversion selection signal terminals (a), (b), respectively. The output terminals of the exclusive or gate (EXOR1) and (EXOR2) are connected to one input terminal (①) of the OR gates (OR1) and (OR2), and the other input terminal (②) of the OR gate (OR1) is D flip-flop. Output terminal of (FF2) The output terminal of the OR gate OR2 and the output terminal of the OR gate OR1 having the other input terminal ② grounded are connected to the clock terminal CLK of the D flip-flops FF1 and FF2. The output terminals Q1 and Q2 of the D poly-flop FF1 and FF2 are connected to one side and the other input terminal ⓛ and (②) of the AND gate AND3, and the output terminal of the AND gate AND3 is AND The other input terminal ② of the AND gate AND4 is connected to the clock generator 30 at one side input terminal ① of the gate AND4, and the output terminal of the AND gate AND4 is connected to the counter 40. Arbitrary pulse width detection method characterized in that.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.