KR920014172A - 팩시밀리 데이타 전송에서의 채널 코딩을 이용한 에러 제어방식 및 회로 - Google Patents
팩시밀리 데이타 전송에서의 채널 코딩을 이용한 에러 제어방식 및 회로 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 일반적인 팩시밀리 시스템도, 제4도는 본 발명에 따른 회로도, 제5도는 본 발명에 따른 하나의 코드워드 구성도.
Claims (2)
- 팩시밀의 에러 제어회로에 잇어서, K-비트의 데이타를 엔코딩하되 n-k 비트이 패리티를 부가하여 출력하는 엔코더(401)와, 상기 엔코더(401)를 출력되는 n비트의 엔코딩된 코드워드를 채널에서 일반적으로 발생되는 버스트 에러를 산발 에러로 분산 되도록 데이타를 뒤 섞는 이터리이버(402)와, 상기 인터리이버(402)에서 뒤 섞어 채널로 통한 인터리빙 데이타를 원래대로 복구하는 디인터리버(403)와, 상기 디인터리버(403)에서 원래대로 복구된 데이타를 디코딩하여 엔코딩 이전의 데이타로 하는 디코더(404)로 구성됨을 특징으로 하는팩시밀리 전송에서의 채널 코딩을 이용한 에러 제어회로.
- 팩시밀리의 에러 제어 방식에 있어서, 한 블럭의 코드워드를 패치하는 제1과정과, 제너레이타 다항식에 의한 모듈러-2 나눗셈으로 신드롬을 구하는 제2과정과, 상기 제2과정에서 구한 신드롬의 제로인가를 체킹하는 제3과정과, 상기 제3과정에서 신드롬이 제로일때 상기 제1과정에서 다시 실행하고 제로가 아닐때 신드롬에 대응하는 비트를 반전하여 상기 과정을 반복 실행하는 제4과정으로 이루어짐을 특징으로 하는팩시밀리 전송에서의 채널코딩을 이용한 에러 제어방식.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900020899A KR920014172A (ko) | 1990-12-18 | 1990-12-18 | 팩시밀리 데이타 전송에서의 채널 코딩을 이용한 에러 제어방식 및 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900020899A KR920014172A (ko) | 1990-12-18 | 1990-12-18 | 팩시밀리 데이타 전송에서의 채널 코딩을 이용한 에러 제어방식 및 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR920014172A true KR920014172A (ko) | 1992-07-30 |
Family
ID=67537710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900020899A KR920014172A (ko) | 1990-12-18 | 1990-12-18 | 팩시밀리 데이타 전송에서의 채널 코딩을 이용한 에러 제어방식 및 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920014172A (ko) |
-
1990
- 1990-12-18 KR KR1019900020899A patent/KR920014172A/ko not_active Application Discontinuation
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