Claims (6)
캡스턴 구동모터의 배속에 따라 캡스턴의 속도를 제어하는 캡스턴 속도 제어계에 있어서; 배속에 따라 CFG의 주파수를 1/배속으로 분주하는 CFG분주회로부(1)와, 배속에 따라 리니어 레인지를 결정하여 각 회로부에 콘트롤신호를 발생하는 콘트롤 회로부(2)와, CFG의 주기를 카운트하는 카운터부(3)와, 상기 콘트롤회로부(2)에 대한 매 클럭에 따라 카운터부(3)의 카운트값을 일시 기억하는 샘플엔드 홀드 래치부(4)와, PWM캐리어 주파수로 따라 샘플 앤드 홀드 래치부(4)의 데이터를 읽어들이는 PWM데이타 래치부(5)와, PWM데이타 래치부(5)의 출력을 입력받아 펄스폭 변조를 하여 캡스턴 구동모터를 콘트롤하는 출력을 발생하는 PWM발진부(6)와, 로 이루어진 캡스턴 속도 제어장치.A capstan speed control system for controlling the speed of the capstan in accordance with the double speed of the capstan drive motor; The CFG frequency division circuit unit 1 for dividing the frequency of CFG at 1 / x speed according to the double speed, the control circuit unit 2 for generating a control signal in each circuit part by determining the linear range according to the double speed, and counting the period of CFG. A sample end hold latch unit 4 which temporarily stores the count value of the counter unit 3 in accordance with the counter 3, the clocks for the control circuit unit 2, and the sample and hold latch according to the PWM carrier frequency. PWM data latch section 5 for reading data from section 4 and PWM oscillator section 6 for generating an output for controlling the capstan driving motor by performing pulse width modulation upon receiving the output of PWM data latch section 5; ), And a capstan speed control device.
제1항에 있어서, 콘트롤 회로부(2)는, CFG모드에 따른 주기변화에 대응하여 카운트의 초기치를 설정하는 초기치 검출부(21)와, 카운터부(3)의 카운트치를 디코딩하여 각 배속별 리니어 레인지를 게이트하여 PWM발진부(6)에서 분주된 CFG의 편차와 리니어 레인지 범위와의 관계에 따라 듀디를 조정하여 리니어 레인지의 구간을 설정하는 리니어 레인지 게이트부(22)와, CFG분주회로부(1)에 의해 분주된 CFG를 이용하여 카운터 클럭을 블럭킹하거나 샘플 앤드 홀드 래치부(4)에 카운트치를 저장하는 트리거 클럭을 발생시키며 리니어 레인지 게이트부(22)의 회로를 트리거시키는 카운터 및 래치 콘트롤부(23)와, 배속에 따라 PWM발진부(6)에 제공되는 비교클럭의 주파수 및 위상을 변화시켜 소정의 비트신호에 연결되는 비교 클럭 주파수를 변화시켜 이득을 조정하는 게인콘트롤부(24)와, 로 이루어진 캡스턴 속도 제어장치.The control circuit unit 2 according to claim 1, wherein the control circuit unit 2 decodes the count value of the initial value detector 21 for setting the initial value of the count in response to the cycle change in the CFG mode, and the counter unit 3, and the linear range for each double speed. To the linear range gate section 22 and the CFG divider circuit section 1 to adjust the dui according to the relationship between the deviation of the CFG divided by the PWM oscillator 6 and the linear range range to set the range of the linear range. The counter and latch control unit 23 for blocking the counter clock using the divided CFG or generating a trigger clock for storing the count value in the sample and hold latch unit 4, and triggering a circuit of the linear range gate unit 22. And adjusting the gain by changing the frequency and phase of the comparison clock provided to the PWM oscillator 6 according to the double speed, and changing the comparison clock frequency connected to the predetermined bit signal. Control unit 24, and a capstan speed control device consisting of.
제2항에 있어서, 초기치 검출부(21)는, 각 CFG모드에 따른 CFG를 셀렉트하여 카운터부(3)의 초기치를 검출하기 위한 초기치 셀렉터(61)와, 상기 초기치 셀렉터(61)의 출력을 제공받아 카운터부(3)의 초기카운터치를 결정하여 PWM의 스테이터를 결정하는 초기치설정단(62)과, 로 이루어진 캡스턴 속도 제어장치.The initial value selector 21 according to claim 2, wherein the initial value detector 21 provides an initial value selector 61 for selecting an CFG corresponding to each CFG mode to detect an initial value of the counter unit 3, and an output of the initial value selector 61. And an initial value setting stage 62 for determining an initial counter touch of the counter unit 3 to determine a stator of PWM.
제2항에 있어서, 리니어 레인지 게이트부(22)는, 각 비트신호와 배속 모드에 따른 신호들을 카운터 디코딩하여 리니어 레인지의 스타트 포인트와 앤드 포인트를 결정하는 디코딩단(71)과, 디코딩단(71)의 스타트 포인트를 입력받아 스타트전에 리니어 레인지의 인식에러를 방지하는 에러인식 방지단(72)과, 에러인식 방지단(72)의 출력을 제공받아 리니어 레인지를 결정하여 PWM발진부(6)에 펄스폭 변조 데이터를 제공받는 리니어 레인지 결정단(73)과, 로 이루어진 캡스턴 속도 제어장치.The linear range gate unit 22 further includes: a decoding stage 71 for counter decoding the signals according to the respective bit signals and the double speed mode to determine start points and end points of the linear range, and a decoding stage 71. The error detection prevention stage 72 and the output of the error recognition prevention stage 72 are provided to determine the linear range before the start, and the PWM oscillator 6 pulses. A linear range determination stage (73) receiving width modulated data, and a capstan speed control device.
제2항에 있어서, 카운터 및 래치 콘트롤부(23)는, CFG분주회로부(1)의 분주된 CFG신호를 제공받아 2단의 D플립플롭(F1), (F2)에 의해 CFG의 라이징 엣지를 검출하는 CFG엣지 디텍터(51)와, CFG엣지 디텍터(51)에서 검출된 라이징 엣지를 게이팅하여 카운터부(3)와 샘플 엔드 홀드 래지부(4) 및 PWM데이타 래치부(5)를 콘트롤하는 클럭신호를 발생하는 콘트롤 신호 발생단(52)과, 로 이루어진 캡스턴 속도 제어장치.The counter and latch control unit 23 receives the divided CFG signal of the CFG division circuit unit 1, and the rising edge of the CFG is driven by two D flip flops F1 and F2. A clock which controls the counter section 3, the sample end hold latch section 4, and the PWM data latch section 5 by gating the CFG edge detector 51 to detect and the rising edge detected by the CFG edge detector 51. Capstan speed control device consisting of a control signal generating stage 52 for generating a signal.
CFG의 초기 카운트치를 조절하여 초기치 카운트 이후에 리니어 레인지가 존재하도록 하는 과정과, 상기 과정후에 비교클럭을 체인지하여 PWM발진부의 상위 비트에 인가되는 비교클럭의 주파수 및 위상을 변화시켜 이득을 조절하는 과정과, 배속에 따라 설정된 이득이 정상적인 위치에서 발생되도록 카운트치를 디코딩하여 리니어 레인지를 게이팅시키는 과정과, 로 이루어지는 캡스턴 속도 제어장치의 이득 조절방법.Adjusting the initial count of CFG so that the linear range exists after the initial count, and changing the comparison clock after changing the frequency and phase of the comparison clock applied to the upper bits of the PWM oscillator. And gating the linear range by decoding the count value so that the gain set in accordance with the double speed is generated at a normal position, and gain control method of the capstan speed control device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.