KR920010425A - How processors are distinguished - Google Patents

How processors are distinguished Download PDF

Info

Publication number
KR920010425A
KR920010425A KR1019900019438A KR900019438A KR920010425A KR 920010425 A KR920010425 A KR 920010425A KR 1019900019438 A KR1019900019438 A KR 1019900019438A KR 900019438 A KR900019438 A KR 900019438A KR 920010425 A KR920010425 A KR 920010425A
Authority
KR
South Korea
Prior art keywords
register
data value
writing
memory
flag
Prior art date
Application number
KR1019900019438A
Other languages
Korean (ko)
Other versions
KR930005840B1 (en
Inventor
이규응
Original Assignee
정몽헌
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정몽헌, 현대전자산업 주식회사 filed Critical 정몽헌
Priority to KR1019900019438A priority Critical patent/KR930005840B1/en
Publication of KR920010425A publication Critical patent/KR920010425A/en
Application granted granted Critical
Publication of KR930005840B1 publication Critical patent/KR930005840B1/en

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode

Abstract

내용 없음.No content.

Description

프로세서 구별방법How processors are distinguished

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명에 관련된 프로세서의 블럭도,1 is a block diagram of a processor related to the present invention;

제2A도 및 2B도는 80486 및 80386 프로세서의 플래그 레지스터에 대하여 구성적 차이점을 설명하기 위한 모형도.2A and 2B are model diagrams for explaining the configuration differences of the flag registers of the 80486 and 80386 processors.

Claims (4)

프로세서 구별 방법에 있어서, (a) 현재 플래그 레지스터(1)의 데이터 값을 메모리(11)의 스택영역에 저장 하는 단계와, (b) AX 레지스터(2)에 서입된 제1데이타 값을 상기 메모리(11)의 스택영역에 서입한 다음, 그 서입된 제1데이터 값을 상기 플래그 레지스터(1)에 서입하는 단계와, (c) 상기 플래그 레지스터(1)에 서입된 제1 데이터 값을 상기 메모리(11)의 스택영역에 서입하고, 그 서입된 제1 데이터값을 상기 AX 레지스터(2)에 서입하는 단계와, (d) 임시 레지스터(3)에 제2 데이터 값을 서입하고, ALU(40에 의해 상기 AX 레지스터(2) 및 임시 레지스터(3)의 제1 및 제2 데이터 값을 논리연산한후 그 결과를 상기 AX 레지스터(2)에 전송하는 단계와, (e) 상기 임시 레지스터(3)에 서입된 제2 데이터 값과 상기 AX 레지스터(2)의 제1 데이터값이 동일한가를 판단하는 단계와, (f) 상기 단계(b)와 동일한 방법으로 상기 플래그 레지스터(1)에 제3 데이타 값을 서입하는 단계와, (h) 상기 임시 레지스터(3)에 제4 데이타 값을 서입하고, 상기 ALU(4)에 의해 상기 AX 레지스터(2) 및 임시레지스터(3)의 제3 및 4데이타 값을 논리연산한후 그결과를 상기 AX 레지스터(2)에 전송하는 단계와, (i) 상기 제3 및 제4데이타 값이 동일한가를 판단하는 단계와, (j) E 플래그 레지스터(3)의 현재 데이터 값을 상기메모리(11)의 스택영역에 저항하고, E플래그 레지스터(3)에 제5 데이터 값을 서입한 다음, 이 제 5데이터 값을 상기 메모리(11)의스택영역을 통해 상기 E플래그 레지스터(3)에 서입하는 단계와, (k) 상기 E플래그 레지스터(3)에 서입된 제5데이터 값을 상기메모리(11)의 스택영역을 통해 상기 EAX 레지스터(2)에 서입하는 단계와, (l) 상기 ALU(4)에 의해 상기 EAX 레지스터(2)에 서입된 제5 데이터 값의 각 비트를 우측으로 자리이동시키는 단계와, (m) 상기 (j) 단계에서 상기 메모리(11)의 스택영역에 저장된 상기 E 플래그를 레지스터(3)의 현재 데이터 값을 다시상기 E 플래그 레지스터(3)에 복귀시키는 단계와, (n) 상기 E 플래그 레지스터(1)의 AC 비트가 “1”로 세트되었는지를 판단하는 단계와, (o) 상기 AX 레지스터(2)에 제6 데이터 값을 서입하는 단계와, (p) 상기 메모리(11)의 임의의번지에 상기 AX 레지스터(2)의 AH 레지스터 값을 서입하는 단계와, (q) 상기(a) 단계에서 상기 메모리(11)의 스택영 역에 저장시킨 플래그 레지스터(1)의 데이터 값을 다시 상기 플래그 레지스터(1)에 복귀 저장시키는 단계로 구성되는 것을 특징으로 하는 프로세서 구별방법.A method for distinguishing a processor, comprising: (a) storing a data value of a current flag register 1 in a stack area of a memory 11, and (b) storing a first data value written in an AX register 2 in the memory; Writing to the stack area of (11), and then writing the written first data value into the flag register (1), (c) writing the first data value written into the flag register (1); Writing to the stack area of the memory 11, writing the written first data value into the AX register 2, (d) writing a second data value into the temporary register 3, and writing the ALU (40) logically computing the first and second data values of the AX register 2 and the temporary register 3 and transferring the result to the AX register 2, (e) the temporary register Determining whether the second data value written in (3) is equal to the first data value of the AX register (2), and (f) Writing a third data value to the flag register 1 in the same manner as in the previous step (b), (h) writing a fourth data value to the temporary register 3, and writing the ALU 4 Performing logical operation on the third and fourth data values of the AX register 2 and the temporary register 3, and transferring the result to the AX register 2, (i) the third and fourth Determining whether the data values are the same; (j) resistance of the current data value of the E flag register 3 to the stack area of the memory 11, and writing a fifth data value into the E flag register 3; Next, writing the fifth data value into the E flag register 3 through the stack area of the memory 11, and (k) writing the fifth data value written into the E flag register 3; Writing to the EAX register 2 through the stack area of the memory 11; (l) the EAX level by the ALU 4; Shifting each bit of the fifth data value written to the master 2 to the right; and (m) registering the E flag stored in the stack area of the memory 11 in step (j). Returning the current data value of the E flag register 3 back to the E flag register 3, (n) determining whether the AC bit of the E flag register 1 is set to "1", and (o) the AX Writing a sixth data value into the register (2), (p) writing an AH register value of the AX register (2) at any address in the memory (11), and (q) the and returning the data value of the flag register (1) stored in the stack region of the memory (11) back to the flag register (1) in step (a). 제1항에 있어서, 상기 단계 (e)에서 상기 임시 레지스터(3) 및 AX 레지스터(2)의 제2 및 제1데이터 값이 동일한 경우, 상기 AX 레지스터(2)에 제7 데이타 값을 서입하는 단계를 포함하는 것을 특징으로 하는 프로세서 구별방법.The method of claim 1, wherein in the step (e), if the second and first data values of the temporary register 3 and the AX register 2 are the same, a seventh data value is written into the AX register 2. Processor is characterized in that it comprises a step. 제1항에 있어서, 상기 단계 (i)에서 제3 및 제4데이타 값이 동일한 경우, 상기 AX 레지스터(2)에 제8 테이터 값을 서입하는 단계를 포함하는 것을 특징으로 하는 프로세서 구별방법.2. The method of claim 1, comprising writing an eighth data value to the AX register (2) if the third and fourth data values are the same in step (i). 제1항에 있어서, 상기 단계(N)에서 AC비트가 “1”로 세트되었을 경우, 상기 AX 레지스터(2)에 제9 데이터 값을 서입하는 단계를 포함하는 것을 특징으로 하는 프로세서 구별방법.2. A method according to claim 1, comprising writing a ninth data value to the AX register (2) when the AC bit is set to " 1 " in the step (N). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019900019438A 1990-11-29 1990-11-29 Method for processor identification KR930005840B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900019438A KR930005840B1 (en) 1990-11-29 1990-11-29 Method for processor identification

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900019438A KR930005840B1 (en) 1990-11-29 1990-11-29 Method for processor identification

Publications (2)

Publication Number Publication Date
KR920010425A true KR920010425A (en) 1992-06-26
KR930005840B1 KR930005840B1 (en) 1993-06-25

Family

ID=19306717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900019438A KR930005840B1 (en) 1990-11-29 1990-11-29 Method for processor identification

Country Status (1)

Country Link
KR (1) KR930005840B1 (en)

Also Published As

Publication number Publication date
KR930005840B1 (en) 1993-06-25

Similar Documents

Publication Publication Date Title
SE7704963L (en) KEY REGISTER-CONTROLLED ACCESS SYSTEM
KR920004962A (en) Virtual long command memory device for digital signal processing device and method of generating the command
KR930001086A (en) CPU with integrated multiplication / accumulation unit
KR920001332A (en) Method and device for predicting branch operation of high performance processor
GB1055704A (en) Improvements relating to electronic data processing systems
KR890010709A (en) Information processing device
KR850004677A (en) Address transition control system
KR920001323A (en) How processors work to improve computer performance by removing branches
KR890015121A (en) Division calculator
KR940000992A (en) How Digital Data Processors Work
JPS54107645A (en) Information processor
KR850700079A (en) Micro with internal address mapper
KR920010425A (en) How processors are distinguished
KR910020552A (en) Improved method and device for current window cache
SE8604222D0 (en) SET AND DEVICE TO EXECUTE IN ORDER IN ORDER TO EXECUTE TWO INSTRUCTION SEQUENCES
KR890015119A (en) Data processor
JPS6419387A (en) Bit map processor
JPS5577072A (en) Buffer memory control system
JPS57200985A (en) Buffer memory device
KR910005150A (en) Calculator and the calculation method used in this calculator
JPS57203279A (en) Information processing device
JPS5730168A (en) Cash memory access system
KR920008597A (en) Micro computer
JPS5637892A (en) Memory unit
Borgwardt Cache structures based on the execution stack for high level languages

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020517

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee