Claims (7)
다이나믹형의 메모리셀이 행렬상으로 배열되어서 구성되는 기억셀군(2)과; 상기 기억셀군상의 메모리셀중에서 연속되는 어드레스가 레이아웃된 메모리셀을 차례로 지정하여 액세스 가능 상태로 하는 지정수단(3)과; 상기 지정수단에 의해 지정된 연속하는 메모리셀에 대한 독출 또는 기록 동작을 외부에서 주어지는 독출/기록 신호에 따라 실시하는 데이타 입출력 수단(4)과; 외부로 부터 연속적으로 부여되는 기본 클럭 신호의 사이클 수를 카운트 하는 계수 수단(5)과; 적어도 1이상의 지정 신호를 외부로 부터 받아, 각각의 지정신호 마다 지정신호에 의해 기본 클럭 신호의 특정 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정 사이클로부터 상기 계수 수단에 의하여 카운트된 사이클 수에 따라서 상기 지정수단의 지정동작 및 상기 데이타 입출력수단의 독출/기록 동작을 제어하고, 기본 클럭 신호의 사이클 수에 따라서 액세스 동작을 제어하는 제어수단(6)을 구비하는 것을 특징으로 하는 반도체 기억장치.A memory cell group 2 composed of dynamic memory cells arranged in a matrix; Designating means (3) for sequentially designating memory cells in which consecutive addresses are laid out among the memory cells on the memory cell group and making them accessible; Data input / output means (4) for performing a read or write operation on a continuous memory cell designated by the designation means in accordance with a read / write signal supplied from the outside; Counting means (5) for counting the number of cycles of the basic clock signal continuously applied from the outside; Receive at least one or more specified signals from the outside, designate a specific cycle of the basic clock signal by the designated signal for each specified signal, instruct the counting means to start counting, and count by the counting means from the specified specific cycles. And control means (6) for controlling the designation operation of the designation means and the read / write operation of the data input / output means in accordance with the specified number of cycles, and for controlling the access operation in accordance with the number of cycles of the basic clock signal. Semiconductor memory.
제1항에 있어서, 기본 클럭 신호의 특정 사이클에서 소정의 사이클 수 후에 최초로 액세스 되는 메모리셀의 어드레스 및 액세스의 내용을 확정하는 것을 특징으로 하는 반도체 기억장치.The semiconductor memory device according to claim 1, wherein the address of the memory cell first accessed after a predetermined number of cycles in a specific cycle of the basic clock signal and the contents of the access are determined.
제1항에 있어서, 제1의 지정 신호에 의하여 기본 클럭 신호의 특정 사이클로부터 소정의 사이클수 후에 행어드레스를 확정하고 제2의 지정 신호에 이하여 기본 클럭 신호의 특정 사이클로부터 소정의 사이클수 후에 열어 드레스 및 액세스의 내용응 확정하는 것을 특징으로 하는 반도체 기억장치.The method according to claim 1, wherein the first designated signal determines the row address after a predetermined number of cycles from a specific cycle of the basic clock signal, and after a predetermined number of cycles from the specified cycle of the basic clock signal following the second specified signal. A semiconductor memory device characterized by opening and confirming contents of a dress and an access.
다이나믹형의 메모리셀이 행열상으로 배열되고, 복수의 셀블록으로 구성되는 기억셀군(11)과; 외부로 부터 연속적으로 부여되는 기본 클럭 신호와 어드레스 신호에 따라서 상기 복수의 셀블록을 차례로 인터리브하여 선택활성화 하는 선택 수단(12)과; 어드레스 신호와 상기 선택 수단이 셀블록을 선택 활성화 하는 신호에 따라서 차례로 선택 활성화 되는 각각의 셀블록의 연속된 메모리셀을 지정하여 액세스 상태로 하는 지정수단(13)과; 상기 지정 수단에 의하여 지정된 연속되는 메모리셀에 대한 독출 또는 기록 동작을 외부로 부터 부여되는 독출/기록신호에 따라서 실시하는 데이타 입출력 수단(4)과; 상기 기본 클럭 신호의 사이클 수를 카운트 하는 계수 수단(5)과; 적어도 1이상의 지정 신호를 외부로 부터 받아서 각각의 지정신호 마다 지정 신호에 의해 기본 클럭 신호의 특정 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정 사이클으로 부터 상기 계수 수단에의하여 카운트 된 사이클 수에 따라서 상기 선택 수단의 선택 활성화 동작 및 상기 지정 수단의 자정 동작과 상기 데이타 입출력 수단의 독출/기록 동작을 제어하고, 기본 클럭 신호의 사이클 수에 따라서 액세스 동작을 제어하는 제어수단(14)을 구비하는 것을 특징으로 하는 반도체 기억장치.A memory cell group 11 in which dynamic memory cells are arranged in a row and composed of a plurality of cell blocks; Selecting means (12) for interleaving and selectively activating the plurality of cell blocks in accordance with a basic clock signal and an address signal continuously provided from the outside; Designating means (13) for designating a contiguous memory cell of each cell block to be selectively activated according to the address signal and the signal for selecting and activating the cell block; Data input / output means (4) for performing a read or write operation to a continuous memory cell designated by said designation means in accordance with a read / write signal supplied from the outside; Counting means (5) for counting the number of cycles of said basic clock signal; Receive at least one or more specified signals from the outside, designate a specific cycle of the basic clock signal by the designated signal for each specified signal, and instruct the counting means to start counting, and count by the counting means from the specified specific cycles. Control means (14) for controlling the selection activation operation of the selection means, the midnight operation of the designation means, and the read / write operation of the data input / output means in accordance with the set number of cycles, and for controlling the access operation in accordance with the number of cycles of the basic clock signal. A semiconductor memory device.
제4항에 있어서, n (2)개의 상기 셀 블록에서 차례로 데이타를 독출하는 경우에는 ⅰ번째의 셀블록의 액세스를 개시하는 기본 클럭 신호의 사이클에서 m(자연수)사이클 전에 액세스 개시된(i-m)(모듈로n)번재의 셀블록으로 부터 데이타를 독출하는 것을 특징으로 하는 반도체 기억장치.The method of claim 4, wherein n ( 2) In the case of reading data sequentially from the above cell blocks, the cell of the first (im) modulo n cell that has been accessed before m (natural number) cycles in the cycle of the basic clock signal that initiates the access of the first cell block. A semiconductor memory device characterized by reading data from a block.
제4항에 있어서, 상기 기억셀군은 n개의 소셀 블록으로 분할되어 a개의 소셀블록으로 구성되는 N개의 대셀블록으로 구성되고, 각각의 대셀블록은 공통의 열디코더 계열에 대응하고, 1개의 열디코더는 기본 블록 신호의 n사이클 마다에 구동 활성화되어서 a개의 소블록의 메모리셀을 차레로 지정하고, 각각 N개의 열 디코더 계열은 각각 최소한 기본 클록 신호의 2a사이클 동안 메모리셀의 지정 상태를 유지하는 것을 특징으로 하는 반도체 기억장치.5. The memory cell group of claim 4, wherein the memory cell group is divided into n small cell blocks and is composed of N large cell blocks composed of a small cell block. Each large cell block corresponds to a common thermal decoder series, and one thermal decoder. Is activated every n cycles of the basic block signal to sequentially designate a small block of memory cells, and each of the N column decoder series each maintains the specified state of the memory cell for at least 2a cycles of the basic clock signal. A semiconductor memory device.
제4항에 있어서, 상기 선택 수단은 기본 클럭 신호로 부터 위상만이 다른 복수의 내부 기본 클럭 신호를 생성하고, 생성한 내부 기본 클럭 신호와 액세스 하는 최초의 셀 블록을 지정하는 어드레스 신호의 1부로 부터 액세스 개시시에 각각의 내부 기본 클럭 신호의 상태에 관계없이 복수의 셀블록을 소정의 순서로 차례로 인버리브하여 선택 활성화하는 것을 특징으로 하는 반도체 기억장치.5. The apparatus as claimed in claim 4, wherein said selecting means generates a plurality of internal base clock signals having a phase different only from a base clock signal, and includes one part of an address signal specifying an initial cell block to be accessed with the generated internal base clock signal. And inverting and selectively activating a plurality of cell blocks in a predetermined order irrespective of the state of each internal basic clock signal at the start of access.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.