KR920008659B1 - 3중 레벨 사성 펄스 인코딩/디코딩 시스템 - Google Patents

Abstract

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Description

3중 레벨 사성 펄스 인코딩/디코딩 시스템

제1도는 본 발명에 따라서 3중 레벨사성 펄스 이코딩/디코딩 시스템을 내장하고 있는 칼라 텔레비젼 수상기의 한부위를 블록표시에 의한 부분적이고 도식적인 설명도.

제2도는 제1도의 시스템의 기능이 일부를 수행하기 위한 예증적인 회로에 대한 도면.

제3도는 제1도 시스템의 동작을 설명하는데 도움을 주는 파형의 그래픽적인 설명도.

* 도면의 주요부분에 대한 부호의 설명

11 : DC전압 공급원 13 : 데코더

20 : 제1전압 분할기 31, 33, 35 : 전압 비교기

37 : 개폐회로 60 : 3중 레벨 사성펄스열 생성기

50 : 제2전압 구동기 65 : 제2전압 분할기

74, 75 : 제3전압 분할기 85, 95 : 에미터 폴로워

본 발명은 통상 타이밍정보가 소위 ＂사성(砂城)＂형태의 다중 레벨 펄스열의 사용을 통해 제1환경에서부터 제2환경까지 전달되는 시스템에 관한 것이다. 특히, 본 발명은 엔코더에 의해 형성된 사성펄스의 하나 혹은 그 이상의 펄스와 데코더내 비교 목적을 위해 사용된 복수의 기준레벨 사이에 트랙킹을 유리하게 설정시키는 3중 레벨형의 사성펄스를 위한 인코딩/디코딩 시스템에 관한 것이다.

서로 다른 타이밍 요구사항과 더불어 다수의 개폐기능은 가끔 공동 집적회로 이내의 상능에 종속된다. 단자 카운트 내 절약은 집적회로의 단일 입력단자에 대한 전달용 합성 다중 레벨 개폐파형을 형성시키므로서 실현되는 일이 있다. 집적회로 이내에, 레벨-감지 레코더 회로는 전달된 합성 파형에서의 다른 타이밍의 개별 개폐파형을 뽑아내기 위해 내포된다.

두 서로 다른 레벨(베이스 레벨 이상에서의)의 펄스성분과 더불어 사성펄스열의 구성에 사용하는데 적합한 엔코드 회로의 실시예는 미합중국 특허출원 제4,313,130호 Yost에서 보여준다. Yost 엔코더에 위해 생성된 타입의 이중 레벨 사성펄스의 펄스성분을 분리하는데 이용하기 적합한 데코더 회로의 실시예는 소비자 전자공학지 CE-26(1980. 11월판)권상의 IEEE 트랜스액션의 페이지 693에서 706까지에 나타나 있는 엘.하우드의 명칭 ＂집적 NTSC새도/명도 처리장치＂기사내에 존재한다.

상술된 하우드의 실시예에 있어서, 칼라 텔레비젼 수상기의 명도/색도 신호 처리회로에 사용을 위한 재투사 블랜킹 신호와 버어스트 게이팅 신호는 이중 레벨 사성펄스로부터 분리적으로 유도된다. 이중 레벨 사성펄스는 재투사 블랜킹이 요구될 때, 개시와 종결부위의 순환주기중에 제1레벨을 드러낸다. 이들 사성펄스는 중간(＂백포치＂)부위의 순환주기중에 제2고 레벨을 나타내고, 상기 중간부위는 버어스트 게이팅기능이 수행되어야 하고 주기중에 순환 간격과 더불어 타이밍이 결정된다. 사성펄스 사용의 실시예에 있어서, 수행되기 위한 개폐기능의 오버랩이 있다. 즉 재투사 블랜킹은 각 버어스트 게이팅 주기를 통해 계속된다. 일부 칼라 텔레비젼 수상기는 칼라 수상관 바이어싱의 자동 제어용 장치를 내장한다. 이러한 수상기에 있어서, 오버랩 기능과 마찬가지의 비-오버랩 기능을 포함하는 한 세트의 개폐기능은 1983년 12월 14일 알.샨드리이에 의해 명칭 ＂명도/색도 신호처리 시스템용 제어 시스템＂인 미합중국 특허출원 561176호에서 설명한 바와 같이 수상기의 명도/색도 신호처리 회로와 바람직하게 연관된다.

칼라 텔레비젼 수상기내에서 바이어싱 하는 칼라 수상관의 자동제어를 위한 예증적인 배열을 힌의 미합중국 특허출원 4,263, 622호에 서술된 것이다. 힌 배열에 있어서, 각 수직 블랜킹 간격이내의 한 주기의 여러 연속적인 라인간격을 점유하고 있는 제어주기는 기준신호 조건하에서 전자총에 의해 생긴 흑레벨 전류를 감시하기 위해 파기된다. 상기 제어주기중에 소요전류 레벨에서의 이탈은 검출되며 전자총 바이어스는 불필요한 이탈에 대항하기 위해 재조정된다. 한 부위의 제어주기중에 칼라 수상관 그리드는 전도-증진형 펄스를 수신한다. 바이어스 제어는 그리드 펄스에 의해서 소개된 캐소우드 전류레벨내 변화를 나타낸 바와같이 유도된 정보위에 기반을 둔다. 칼라 수상관의 전자총 트리오 사이에 적당한 바이어스 관계의 유지에 있어서 전술된 힌 입문이 이용하기 위해 유리한 시스템은 1982년 10월 4일 출원된 알. 피. 파커의 미합중국 특허 제434,314호에 서술되어 있다.

전술된 힌 특허와 파커 특허출원의 구조에 의해 실증된 방법으로 자동수상관 바이어스(AKB)의 성공적인 사용을 위해, 명도/색도 신호처리 회로가 전류감지 및 바이어스 조정기능의 불필요한 교란 혹은 오염을 피하기 위한 수상관 바이어스 간격 사이에 끼는 시간 주기중에 칼라수상관에 전달용 신호 정보를 처리한다.

신호 칩 입력단 자에 대해, 상기 논의된 이중레벨 사성펄스에 의해 전달된 타이밍정보에 더하여, 순환 수상관 바이어스 제어간격을 식별하는 타이밍정보를 전달하기 위해 개별 펄스성분에 대한 3가지 다른 레벨과 더불어 3중 레벨형태의 사성펄스를 채용하는 것이 여기에 추천된다.

본 발명의 원리에 따라서 구축된 3중 레벨 사성펄스 인코딩/디코딩 시스템의 구체적인 묘사에 있어서, 채용된 온-입 데코더 배열은 DC 전원 공급의 단자를 가로질러 결합된 공동 온-칩 전압 분할기상의 서로다른 중간점에서 유도된 개별다른 기준전압과 더불어 수입 3중 레벨 사성펄스를 비교하기 위한 트리오의 전압비교기를 이용한다. 기준 전압중 하나의 레벨은 3중 레벨 사성펄스열에 의해 드러난 펄스레벨의 가장 낮은 레벨과 엔코더에 의해 전개된 3중-레벨 사성펄스의 베이스 레벨사이에 있도록 선정된다. 기준 전압중 제2레벨은 상기 가장 낮은 펄스레벨과 3중 레벨 사성펄스열에 의해 드러난 펄스 레벨중 가운데레벨 사이에 있도록 선정된다. 제3기준 전압의 레벨은 상기 중앙 펄스레벨과 3중 레벨 사성펄스열에 의해 드러난 펄스 레벨중 가장 높은 레벨 사이에 있도록 선정된다.

엔코더에 있어서, 개폐된 회로는 외부 전압 분할기의 출력단자로부터 유도된 제4의 기준전압에 따라서 3중 레벨 사성펄스열에 의해 드러난 중앙펄스 레벨을 결정짓는다. 그리고 외부전압 분할기는 제1(온-칩) 전압 분할기와 동일한 전위 공급원과 결합된다. 비록 공급의 출력전위가 부하 변화, 온도변동과 더불어 변화하더라도, 비교기에 공급된 기준전압과 더불어 전달된 3중 레벨 사성펄스열의 중앙펄스열의 중앙펄스 레벨의 트랙킹은 보증되며, 데코더에서 얻어진 레벨판별의 선 뢰도를 증진시킨다.

본 발명의 예증적인 구체화에 따라서, 외부 엔코더는 제3전압 분할기의 출력에 따라서 결정된 상기펄스 레벨중 가장 낮은 레벨과 더불어, 제1 및 제2전압 분할기와 동일한 DC전위 공급원을 가로질러 연결된 제3전압 분할기를 내포한다. 적당히 배가된 주기중에, 제3전압 분할기는 제3전압 분할기의 분활 효과 없이 가장 높은 펄스 레벨로 하여금 상기 DC전위 공급원의 출력에 반응하게 하는 방법으로 효과적으로 쓸모없게 한다. 3중 레벨 사성펄스열의 펄스 성분의 모두가 부재인 주기중에, 제3전압 분할기는 분할기 변경의 상기 주기중에 제3전압 분할기의 변경된 출력에 따라서 결정된 3중 레벨 사성펄스열의 베이스 레벨과 더불어 전압 분할비율의 변경에 종속된다. 제3전압 분할기의 상술된 이용과 더불어, 데코더의 비교기 기준전압과 펄스열의 베이스 레벨사이의 트랙킹은 그의 가장낮은 펄스와 가장높은 펄스와 마찬가지로 데코더에서 얻어진 레벨판별의 신뢰도를 더욱 증진하도록 또한 보증된다.

제1도에서 설명된 칼라 텔레비젼 수상기에 있어서, 복수의 저항기(21), (22), (23) 및 (24)는 전압분할기(20)을 형성하기 위해 +V_S단자와 DC 전압공급원(11)의 접지된 음의 단자 사이에 연결된다. 저항기(21,22,23,24)는 집적회로(13)위에 형성되며, 분할기(20)에서 부터 IC 13의 인터페이스 단자 VI를 경유하여 영향을 주는 공급원(11)의 단자 +Vs까지 연결되어 있다. 집적회로(13)은 부수적으로 칼라 텔레비젼 수상기의 명도/색도 신호 처리회로를 지니며, 상기 신호처리회로는 알 샨드리의 전술한 미합중국 특허원내에 발표된 형태로 설명이 된다.

연속적으로 내려가는 크기의 개별 기준전압은 저항(21), (22)의 접점에서, 저항(22), (23)의 접점에서 그리고 저항(23), (24)의 접점에서 나타난다. 이들 기준전압은 개별전압 비교기(31), (33) 및 (35)에 기준 입력으로써 공급되며 또한 집적회로(13)상에서 현실화 된다.

3중 레벨 사성펄스의 열을 구비하고 있는 신호는 집적회로(13)의 인터페이스 단자 SC에 전달되며 개별 비교기(31), (33) 및 (35)에 신호 입력으로써 거기에서 공급된다. 분할기(20)에서의 개별 기준전압과 더불어 수입신호의 전압 레벨의 비교결과를 표시하는 개별 비교기(31), (33), (35)의 출력은 온-칩 명도/색도 신호 처리 회로의 전개를 야기시키기 위한 온-칩 개폐회로(37)에 전달된다.

전압 분할기(20), 비교기(31), (33), (35) 및 개폐회로(37)은 사성펄스 데코더를 형성하며, 상기 데코더는 1983년12월14일 출원된 명칭 ＂3중 레벨 사성펄스 데코더＂인 엘 하우드의 미합중국 특허출원 제561,331호내에 발표된 특이한 형으로 될 수 있다. 하우드의 출원서내 보여준 데코더 형태에 있어서, 중앙레벨전압 비교기(33)의 동작은 상기 하우드 출원서내에서 훨씬더 상세히 설명된 펄스성분 판별을 위한 고차 레벨전압 비교기(35)의 출력에 예증적으로 반응된다. 이러한 동작에 반사적으로, 제1도는 개별 비교기 출력에 반응하는 개폐회로(37)의 소자로부터 부수적으로 입력을 받아들이는 전압 비교기(33)을 보여준다.

제3도는 곡선 ＂SC＂의해 보여준 파형을 나타내는 3중 레벨 사성펄스열은 3중 레벨 사성펄스 형성기(60)에 의해 단자 SC에 전달되고, 상기 펄스 형성기(60)은 DC 공급원(11)의 단자 +V_S, 버어스트 게이팅 펄스생성기(41)의 출력단자(G), 재투사 블랙킹 펄스생성기(43)의 출력단자(CB)그리고 AKB 간격 펄스생성기(53)의 출력단자(B)로부터의 입력들은 수신한다. 파형 ＂SC＂의 사성펄스는 3중 레벨 문자로 되어 있으며, 펄스열의 베이스 레벨(V_B)보다 더 정인 제1펄스 레벌(V_RB)에서 재투사 블랜킹 펄스성분, 제1펄스열보다 더 정인 제2펄스 레벨(V_AK)에서의 수상관 바이어스 제어 간격 타이밍 펄스성분 그리고 제2펄스 열보다 더 정인 제3펄스 레벨(V_BG)에서의 버어스트 게이팅 펄스성분등을 내포한다.

제1도의 배열에 있어서, 버어스트 게이팅 펄스생성기(41)과 재투사 블랜킹 펄스생성기(43)은 제2 집적회로(40)위에 집적회로 형태내에서 현실화되며, 또한 수상기의 편향제어 회로를 지니고, 상기 제어회로는 수평 구동 펄스생성기(45)와 수직 구동펄스 생성기(47)을 내포한다. 생성기(41)과 (43)의 출력단 G와 CB는 IC 40의 개별 인터페이스 단자의 구성요소가 된다. 생성기(45)와 (47)의 구동펄스 출력은 IC 40의 개별 인터페이스 단자 H와 V에서 나타낸다.

수상기의 수평 및 수직 편향회로에 대한 신호의 전달에 있어서, 개별 구동펄스는 제3의 집적회로(50)상의 집적회로 형태를 현실화시킨 논리회로(51)의 입력단자 H'와 V'에 개별 저항기(48)과 (49)를 경유하여 결합된다.

AKB 간격 펄스생성기(53)에 개폐 입력으로써 전달을 위한 단자 -A에서 바이어스 제어 간격 타이밍펄스 출력을 전개하기 위해 단자 H'와 V'에서의 입력에 반응하여, 논리회로(51)은 그 기능을 수행한다. 집적회로(50)는 수상기의 자동 수상관 바이어스 제어회로를 또한 지니고 있으며, 상기 제어회로는 논리회로(51)의 기능을 수행하기 위한 적당한 배열을 보여주는 전술한 파커 특허출원서내 발표된 형태로 될 수 있다.

예증적으로 단자A에서부터 생성기(53)까지 공급된 개폐 파형은 제3도내 곡선 ＂a＂에 의해 보여준 바와 같이 파형을 갖고 있으며, 수신된 신호의 수직 블랜킹 간격의 사후-동기 부위 이내의 7라인 주기를 점유하기 위해 배가된 순환필드 비율 펄스를 구비하고, 상기 주기는 수상관 바이어스 제어간격을 규정짓는다.

본 발명의 원리에 따라서, AKB간격 펄스생성기(53)은 DC전압 공급원(11)의 출력단자를 가로질러 연결된 제2전압 분할기(65)의 출력에 따라서 각각의 순환 바이어스 제어간격중에 3중 레벨 사성펄스의 제2(중앙)펄스 레벨(V_AK)를 결정짓기 위한 3중 레벨 사성펄스 형성기(60)과 제휴된다. 제2전압 분할기(65)은 공급단자 +V_S와 접지 사이에 연결되는 저항기(61)과 (62)에 의해 형성된다. 필터 캐패시터(63)은 분할기 저항기(62)와 분로로써 연결된다. 분할기(65)와 연관된 전압분할 비율은 각각 저항기(21)과 (22)의 접점에서, 그리고 저항기(22)와 (23)의 접점에서 나타나는 제1전압 분할기(20)의 출력과 연관된 개별전압 분할비율 사이에 떨어지도록 연결된다. 제2전압 분할기(65)의 출력은 IC 50의 인터페이스 단자 RL를 경유하여 AKB간격 펄스생성기(53)에 기준레벨 입력으로써 공급된다.

분할기(65)의 기준 레벨출력에 따라서 3중 레벨 사성펄스열의 V_AK레벨의 소요제어를 성취하도록 채용되는 일이 있는 예증적인 기술의 이해를 위해, 제2도를 참조해야 하며 여기서 제2도는 본 발명의 특별한 구체화에 입각하여 3중 레벨 사성펄스 형성기(60)와 AKB간격 펄스생성기(53)의 기능을 수행하는 회로를 도시적으로 상세하게 보여준다.

제2도에 있어서, 제1도 시스템의 IC 40의 버어스트 게이팅 펄스생성기(41)과 재투사 블랜킹 펄스생성기(43)의 개별 출력장치가 NPN 트랜지스터(72)와 (71)으로서 표시되며, 접지된 그들의 에미터전극과 더불어 그리고 IC 인터페이스 단자 G와 CB에 각각 연결된 그들의 콜렉터전극과 더불어 배치되어 있다. 단자 G와 CB는 DC전압 공급원(11)의 정공급단자(+V_S)에 대한 저항(75)에 의해 링크된 P에 개별저항기(74)와 (73)를 경유하여 연결된다.

제3도의 곡선 ＂rb＂는 트랜지스터(71)의 베이스 전극에 가해지는 부-진행 재투사 블랜킹펄스의 열에 대한 파형을 설명해 준다. 제3도의 곡선 ＂bg＂는 트랜지스터(72)의 베이스 전극에 가해지는 부-진행 버어스트 게이팅 펄스의 열에 대한 파형을 설명해 준다.

재투사 블랜킹 파형 ＂rb＂는 수상기의 칼라 수상관의 비임의 수직 재투사의 순환주기를 에워싸며 필드 레이트에서 순환하는 상대적으로 넓은 펄스성분과, 수직 재투사 블랜킹간격의 외각에 있는 상기 비임의 수평 재투사 주기를 에워싸며 라인 비율에서 순환하는 좁은 펄스성분등을 내포한다. 재투사 블랜킹 파형 ＂rb＂는 수신기의 수평 및 수직 편향회로로부터 유도된 배가신호의 조합에 의하여 형성에 쉽게 종속된다.

버어스트 게이팅 파형 ＂bg＂는 수평 재투사 블랜킹 펄스성분 보다 폭이 더 좁은 펄스성분을 내포하며, 상기 펄스성분은 수신된 신호의 순환 라인간격의 수평 블랜킹 부위의 '백포치'세그먼트와 일치하도록 배가된다. 버어스트 게이팅 파형 ＂bg＂를 전개하기 위한 예증적인 회로는 1983년 8월30일 출원된 알 페른 슬러의 미합중국 특허출원 제527,889호에서 발표되어 있다.

스피드-업 캐패시터(77)에 의해 분로가 만들어진 저항기(76)을 제1도 시스템의 AKB 펄스생성기(53)의 기능을 수행하고 있는 회로의 출력단자 B에 단자 P를 링크시키고, 부수적인 저항(78)은 사성펄스 형성기 출력단자 SC에 단자 B를 린크시킨다.

제2도 배열에 있어서, 생성기(53)의 기준레벨 입력단자 RL은 직접 PNP 트랜지스터(81)의 베이스전극에 직접 연결되며 그 콜렉터 전극이 접지에 연결되어 있다. 트랜지스터(81)의 에미터전극은 제1 다이오드연결 NPN 트랜지스터(82)의 에미터전극에 직접 연결된다. 트랜지스터(82)의 접합된 베이스와 콜렉터 전극은 제2 다이오드연결 트랜지스터(83)의 에미터전극에 직접 연결된다. 트랜지스터(83)의 접합된 베이스와 콜렉터 전극은 +V_S단자와 연관된 것과는 다른 동작전위 공급원의 정의 단자(+Vcc)에 저항기(84)를 경유하여 연결된다.

저항기(84)을 경유하여 공급된 전류눈 순방향 바이어스된 베이스 에이터 접합에 의해 드러난 옵셋트 전위(Vbe)의 크기의 3배와 동일한 전압(3Vbe)에 의해 단자 RL에서 기준전압으로부터 정방향내에 옵셋트되는 단자 R에서(저항기 (84)와 트랜지스트(83)의 접점에서) 전위의 전개의 결과를 낳게 하면서 트랜지스터(81), (82), (83)의 베이스 에미터 접합에 순방향으로 바이어스를 건다.

단자 R은 +Vcc공급단자에 직접 연결된 콜렉터전극과 더불어, 에미터-폴로워로써 배치된 NPN트랜지스터(85)의 베이스전극에 직접 연결된다. 트랜지스터(85)의 에미터전극에 직접 연결된 콜렉터전극과 더불어, 그리고 접지된 그 에이터 전극과 더불어 배치된 NPN 트랜지스터(86)은 에미터 플로워 트랜지스터(85)에 대한 전류원으로써 소용이 된다. 전류원 트랜지스터(86)에 의해 이끌린 전류는 +Vcc공급단자와 트랜지스터(86)의 베이스전극사이에 연결된 저항기(88)의 베이스-에미터 경로에 분로를 만든다. 다이오드-연결트랜지스터(87)는 트랜지스터(86)의 베이스전극에 직접 연결된 접합 콜렉터 및 베이스전극과 더불어, 그리고 접지된 그 에미터전극과 더불어 배치된다.

저항기(89)는 다중 에미터 NPN 트랜지스터(91)의 베이스전극에 에미터-플로워 트랜지스터(85)의 에미터 전극에올 링크시키며, 사기 트랜지스터(91)의 콜렉터 단자는 +Vcc공급단자에 직접 연결되게 배치된다. NPN제어 트랜지스터(90)은 다중 에미터 트랜지스터(91)의 베이스전극에 직접 연결된 콜렉터전극과 더불어, 접지된 에미터전극과 더불어, 그리고 입력단자 A에 연결된 베이스전극과 더불어 배치된다.

트랜지스터(91)의 제1 에미터전극(92)는 제1 NPN출력 트랜지스터(94)의 베이스전극에 직접 연결된다. 출력 트랜지스터(94)은 출력단자 B에 직접 연결된 에미터전극과 더불어, 그리고 +Vcc공급단자에 직접 연결된 콜렉터전극과 더불어 배열된다.

트랜지스터(91)의 제2 에미터전극(93)은 NPN 에미터-폴로워 트랜지스터(95)의 베이스전극에 직접 연결되며, 상기 트랜지스터(95)의 콜렉터 전극은 +Vcc공급단자와 직접 연결되게 배치된다. 저항기(96)은 출력단자 B에 직접 연결된 콜렉터 전극과 더불어 배치된 제2 NPN 출력 트랜지스터(99)의 베이스전극에 에미터-폴로워 트랜지스터(95)의 에미터전극을 링크시킨다. 저항기(100)은 출력 트랜지스터(99)의 에미터전극을 접지로 복귀시킨다. 다이오드-연결 NPN 트랜지스터(97)은 출력 트랜지스터(99)의 베이스전극에 직접 연결된 접합 베이스 및 콜렉터 전극과 더불어, 그리고 저항기(98)을 경유하여 접지에 복귀된 에미터전극과 더불어 배열된다.

제2도 배열의 동작에 있어서, 파형 ＂a＂의 부-진행 AKB제어 간격 타이밍 펄스성분이 개폐와 입력단자에서 나타날 때, 제어 트랜지스터(90)은 차단된다. 이런 상황하에서, 트랜지스터(91)의 베이스전극에서의 전위는 트랜지스터(91), (94), (95), (97) 및 (99)을 동시에 전도시킬 수 있도록 충분히 높아진다. 전도하는 출력 트랜지스터(94)와 (99)과 더불어, 생성기(53)은 출력단자 B에 매우 낮은 임피던스를 제공한다. 각각 개폐간격중에 저항(76)에 의해 드러난 임피던스 보다 더 낮은 생성기(53)의 출력 임피던스와 더불어, 단자 B는 3Vbc량만큼 단자 R에서의 전위로부터 부의 방향에서 옵 셋트되는 전위에 효과적으로 크램프 된다. 트랜지스터(85), (91) 및 (94)의 순방향 바이어스 베이스-에미터 접합점을 가로질러 전압 강하에 의해 소개된 부의 옵셋트는 트랜지스터(81), (82) 및 (83)의 순방향 바이어스 베이스 에미터 접함을 가로질러 전압 강하에 의해 소개된 정의 옵셋트의 효과를 소거시킨다. 그래서 각 개폐 간격중에 단자 B에서의 출력전위가 기준레벨 입력단자 RL에서는 기준전압에 의해 직접 연결된다.

AKB 제어간격 밖의 주기중에, 개폐파 입력단자 A에서의 파형 ＂a＂이 그 베이스 레벨을 나타낼 때, 제어 트랜지스터(90)은 트랜지스터(91), (94), (95), (97) 및 (99)를 쓸모없게 하도록 충분히 트랜지스터(91)의 베이스전극에 전위를 약화시키게끔 전도되어 있다. 출력과 더불어 트랜지스터(94)와 (99)는 동시에 이런 상황하에서는 차단되고, 생성기(53)의 출력은 효과적으로 개방 회로로 되어 있고, 출력단자 B는 단자 P에서의 전압 회유의 뒤를 잇지 못하게 한다.

단자 P에서의 전압회유의 특성을 평가하기 위해, 흑자는 트랜지스터(71)과 (72)의 개폐의 효과를 고려해야 한다. 트랜지스터(71)의 베이스전극에서 부-진행 재투사 블랜킹 펄스성분의 출현중에, 트랜지스터(71)은 ckes된다. 연속적인 재투사 블랜킹 펄스성분을 방해하는 주기중에, 트랜지스터(71)은 강하게 전도된다. 트랜지스터(72)의 베이스전극에서의 부-진행 버어스트 게이팅 펄스성분의 출현 중에, 트랜지스터(72)은 차단된다. 연속적인 버어스트 게이팅펄스 성분을 방해하는 주기 중에, 트랜지스터(72)는 강하게 전도된다. 상술된 동작의 결과로써, 2중 레벨 형태의 사성펄스의 열은 단자 P에서 전개된다. 파형 ＂rb＂와 ＂bg＂의 베이스 레벨의 종결의 주기 중에(즉 능동 라인 간격의 투사 부위 중에), 트랜지스터(71)과 (72)는 동시에 전도된다. 이런 상황하에서는, 전압 분할기는 DC전압 공급원(11)을 가로질러 형성되고, 상기 분할기는 저항기(73)과 (74)의 평행 조합과 직렬로 저항기(75)를 구비한다. 상기 전압 분할기의 전압 분할 비율은 상대적으로 낮은 정의 전위에서 단자 P에서의 베이스 레벨은 설정할 수록 되어 있다.

파형 ＂bg＂의 버어스트 게이팅 펄스 성분의 출현과 일치하지 못하는 파형 ＂rb＂의 각 재투사 블랜킹펄스 성분의 이들 부위의 출현 중에, 트랜지스터(71)은 차단되는 반면에, 트랜지스터(72)는 전도 상태에 있게 된다. 이러한 상황하에서, 저항기(73)는 개방 회로이며 변경된 전압 분할기는 단지 저항기(74)과 직렬로 된 저항기(75)를 구비한다. 변경된 전압 분할기의 전압 분할 비율은 전술된 베이스 레벨보다 더 정의 재투사 블랜킹 펄스 레벨에 대한 단자 P에서의 전위를 상승할 수 있도록 되어 있다. 파형＂bg＂의 버어스트 게이팅 펄스 성분의 출현중에, 트랜지스터(71)과 (72)는 동시에 차단된다. 이러한 상황하에서, 저항기(73)과 (74)는 둘 다 개방 회로로 되며 단자 P에서의 전위는 공급 단자 Vs에서의 전위에서 재투사 블랜킹 펄스 레벨보다 더 높은, 버어스트 게이팅 펄스 레벨까지 상승한다.

생성기(53)의 동작의 전술된 클램핑 효과 때문에, 단자 P에서 베이스, 재투사 블랜킹 및 버어스트 게이팅 레벨 사이의 회유는 각 바이어스 제어 간격 중에 단자B에서 그뒤를 잇지 못한다. 그러나, 방해 주기 중에, 단자B에서의 전위는 이러한 회유의 뒤를 잇지 못하게 한다. 결국, 단자 SC에 전달된 펄스열은 파형 ＂SC＂에 의해 보여 준 소요 3중 레벨 형태로 된다. 전달된 3중 레벨 사성 펄스열의 중앙 펄스 레벨(V_AK)은 단자 RL에 공급된 제1도의 제2전압 분할기(65)의 출력에 의해 전술한 바와 같이 결정된다. 전달된 3중 레벨 사성 펄스열의 가장 낮은 펄스 레벨(V_RB)는 공급원(11)의 출력 단자를 가로질러 결합된 부수적인 전압 분할기(75, 74)의 출력에 따라서 결정된다. 저항기(22) 및 (23)의 접점에서 그리고 저항기(23) 및 (24)를 가로질러 결합된 부수적인 전압 분할기(75, 74)의 출력에 따라서 결정된다. 저항기(22) 및 (23)의 접점에서 그리고 저항기(23) 및 (24)의 접점에서 각각 나타나는 제1도의 제1전압 분할기(20)의 출력에 관련된 개별전압 분할 비율 사이에 떨어지는 상기 부수적인 전압 분할기와 더불어 전압 분할 비율을 관련시키기 위해 저항기(75)와 (74)에 대한 저항치가 선정된다.

전달된 3중 레벨 사성펄스의 베이스 레벨(V_B)는 저항기(73)에서의한 저항기(74)의 효과적인 분로에 의해 변경될 때 분할기(75), (74)의 출력에 따라서 결정된다. 저항기(23)과 (24)의 접점에서 전개된 기준 전압 이하로 베이스 레벨을 보증하는 변경된 전압 분할기(75), (74/73)과 더불어 전압 분할 비율을 연관시키기 위해서 저항기(73)에 대한 저항치가 선정된다. 저항기(73)과 (74)의 동반 개방 회로에 의한 부수적인 분할기의 무능은 공급 단자 +Vs에서 전위 근방의 가장 높은 펄스 레벨(V_BG)의 결정을 허용한다. 제2도 배열의 심사숙고하여 사용하는데 있어서, 관련된 데코더는 단자 SC에 링크된 에미터 전극과 더불어, 접지된 콜렉터 전극과 더불어 그리고 전압 분할(20) 상의 부수적인 중앙점에 연결되고 저항기(21)과 (22)접점과 +Vs단자 사이에 배치된 베이스 전극과 더불어 pNp클램핑 트랜지스터를 내포한다. 이러한 클램핑 트랜지스터의 사용과 더불어, 비교기(31), (33), (35)에 전달된 펄스열의 버어스트 게이팅 펄스 레벨은 분할기(20)의 상기 부수적인 중앙점에서 나타난 기준 전압에 클램프될 것이다.

클램핑 트랜지스터의 부재 속에서, 전달된 사성펄스 트레인의 버어스트 게이팅 펄스 레벨은 단자 +Vs에서의 전위와 직접 일치한다. 어느 실시예에 있어서, 소요 트랙킹 관계는 버어스트 게이팅 펄스 레벨(V_BG)와 비교기에 대한 기준 입력 사이에 설정된다. 그래서, 본 발명의 구체적으로 설명하기 위한 동작에 있어서, 3중 레벨 사성펄스열의 여러 레벨과 데코더 비교기에 대한 기준 입력 사이의 트랙킹은 자동적으로 얻어진다. 이것은 공급원 변동의 발생에도 불구하고 정확한 데코딩을 위해 소요된 바와 같이 비교기에 의해 개별 펄스열 레벨 사이의 신뢰할 수 있는 판별을 보증해 준다.

제1도의 개폐 회로(37)의 출력을 버어스트 게이팅 펄스 성분을 구비한다. 이들 성분은 IC 13상의 명도/색도 신호 처리 회로의 칼라 신호 출력의 DC 레벨의 안정화를 위한 시스템 내 전압 비교기 개폐 용도를 위해, 단자SC에서의 3중 레벨 사성펄스로부터 분리된다. 1983년 12월 14일 출원된 알 샨드리의 명칭 ＂수직 동기 간격 중에 오차 소개에서의 보호 소지형 개폐 DC 안정화 시스템＂인 미합중국 특허 출원 제561,280호에 있어서, 안정화 시스템의 비교기의 개폐가 수신된 신호의 각 수직 동기 간격의 적어도 한 부위 중에 예방되어야 하는 것이 오차 축소 목적을 위해 바람직할 만큼 인식되어 있다. 더욱이, 명도/색도 IC에 전달되는 3중 레벨 사성펄스가 수직 동기 간결 중에 버어스트 게이팅 펄스 성분중 적어도 일부를 제거시켜야 한다는 것이 그러한 개폐 예방을 위해서 제안된다.

버어스트 게이팅 펄스 성분의 선택적인 제거를 하기 위한 필요한 기술은 1983년 12월 14일에 출원된 티이·요스트의 명칭 ＂수직 동기 간격 중 쓸모없게 되는 백포치 게이팅 생성기＂인 미합중국 특허 출원 제561,332호에서 발표되어 있다. 요스트 특허 출원에 있어서, 페른슬러의 미합중국 특허 출원 제527,889호에서 버어스트 게이팅 펄스 생성기의 변경이 발표되어 있고 여기서 게이팅 펄스 생성기가 각 수직 동기 간격의 선정된 부위를 통해 억압된다. 따라서, 본 발명에 있어서, 제2도 배열 내 트랜지스터(72)에 입력을 공급하도록 채용된 버어스트 게이팅 펄스 생성기는 전술한 요스트 특허 출원서의 방법으로 수직 동기 간격 중에 게이팅 펄스 생성기 억압 회로를 내장시킨다. 이러한 배열에 있어서, 트랜지스터(72)의 베이스 전극에 전달된 펄스열은 버어스트 게이팅 펄스가 수직 동기 간격 중 적어도 선정된 부위 중에 없던 파형 ＂bg＂의 양상을 나타낼 것인가. 단자 SC에서 나타나는 그 결과의 3중 레벨 사성펄스열은 V_BG레벨에 대한 회유가 수직 동기 간격의 선정된 부위를 통해 없는 파형 ＂SC＂의 양상에 적응시킬 것이다.

Claims (7)

1. 집적회로 칩상에 배치된 신호 처리회로를 내포하고 있는 신호 번역(인코딩/디코딩) 시스템 장치에 있어서, 상기 집적회로 칩 외부에 배치되고, 세1전압 레벨(V_BG)을 나타내고 있는 제1펄스 성분과 상기 제1전압 레벨보다 작은 제2전압 레벨(V_RB)을 나타내고 있는 제2펄스 성분 그리고 상기 제1 및 제2 전압레벨 중간인 제3전압 레벨(V_AK)을 나타내고 있는 제3펄스 성분 등을 내포하는 3중 레벨 펄스열을 상기 집적회로 칩의 단자(SC)에 공급하기 위한 수단(60)과, DC전위의 공급원(11)과, 상기 집적회로 칩상에 배치되고 상기 DC전위 공급원을 가로질러 연결된 제1전압 분할기(20)와, 상기 집적회로 칩상에 배치되고, 제1기준 전압(VH)이 나타나는 상기 제1전압 분할기 상의 제1중간점이(21-22)에 연결된 기준 입력을 갖고 있으면서, 상기 제1기준 전압(VH)의 레벨과 더불어 상기 펄스열의 전압을 비교하기 위한 제1의 전압 비교기(31)와, 상기 칩 단자(SC)에 결합된 그 신호 입력과, 상기 집적회로칩상에 배치되고, 제2기준전압(VL)이 나타나는 상기 제1전압 분할기상의 제2중간점(23-24)에 연결된 기준입력을 갖고 있으면서, 상기 제1기준전압보다 작은 상기 제2기준전압(VL)의 레벨과 더불어 상기 펄스열의 전압을 비교하기 위한 제2전압비교기(35)와, 상기 칩단자에 결합된 그 신호입력과, 상기 집적회로칩상에 배치되고, 제3기준전압이 나타나는 상기 제1전압 분할기상의 제3중간점(22-23)에 연결된 기준입력을 갖고 있으면서, 상기 제1과제2기준 전압 중간인 제3기준전압의 레벨과 더불어 상기 펄스열의 전압레벨과 비교하기 위한 제3전압비교기(33)와, 상기 칩단자에 결합된 상기 입력과, 상기 집적회로칩상에 배치되며 상기 전압 비교기의 출력에 반응하고, 상기 신호 처리회로의 동작을 제어하기 위한 수단(36)과, 상기 집적회로칩 외부에 있고 상기 DC전위 공급원을 가로질러 연결되고, 상기 제1전압 분할기상의 상기 제1 및 제3 중간점에서 드러난 전압분할비율 중간인 전압분할비율을 나타내고 있는 분할기 출력단자를 갖고 있는 제2전압분할기(65)와, 상기 집적 회로칩 외부에 배치되고, 상기 분할기 출력단자에 결합되고, 상기 제3펄스 성분(V_AK)의 출현중에 동작하며, 상기 분할기 출력단자에서 나타나는 전압에 따라서 제3펄스 성분의 상기 출현중에 상기 펄스열의 전압레벨을 결정하기 위한 수단(53)등에 의해서 특징을 이루는 장치.
2. 제1항에 있어서, 상기 신호 번역 시스템이 개별 영상-표시 명도 및 색도 성분을 내포하는 합성 비데오 신호에 반응하는 칼라 영상을 디스플레이시키기 위한 칼라 텔레비젼 수상기를 구비하고, 상기 영상-표시 성분이 주기성 필드 간격이내의 연속적인 라인 간격의 수평 블랜킹 부위중에 없어지며 또한 각 필드 간격의 수직 블랜킹 부위중에 없어지는 것과, 상기 신호 처리회로가 상기 영상-표시 명도 및 색도 성분을 처리하는 것과, 그리고 상기 제3펄스 성분(V_AK)의 각각이 상기 수직 블랜킹 부위중 하나 이내에 복수의 연속적인 라인 간격(7H)를 둘러싸는 것등을 특징으로 하는 장치.
3. 제2항에 있어서, 상기 3중 펄스열 공급수단(60)이 상기 DC전위원(+Vs)을 가로질러 연결되고 상기 집적회로칩 외부에 배치되고, 상기 제1전압분할기상의 상기 제2 및 제3 중간점에서 드러난 전압분할비율 중간의 전압분할비율을 나타내고 있는 제2분할기 출력단자(P)를 갖고 있는 상기 제3전압분할기(75, 74)와, 상기 집적회로칩 외부에 배치되고, 상기 제2펄스 성분(V_RB)의 출현 중에 상기 제2분할기 출력단자에서의 전압에 따라서 상기 펄스열의 전압 레벨을 결정하기 위한 수단(43) 등을 내포하는 것을 특징으로 하는 장치.
4. 제3항에 있어서, 상기 3중 레벨 펄스열 공급수단이, 상기 집적회로칩 외부에 배치되고, 상기 제1펄스 성분의 상기 출현에 상기 제3전압 분할기의 분할 효과없이 상기 펄스열의 전압 레벨로 하여금 상기 DC전위공급원의 출력에 반응하게 할 정도의 그러한 방법으로 상기 제1펄스 성분(V_BG)의 출현 중에 상기 제3전압 분할기를 효과적으로 쓸모없게 하기 위한 수단(41)을 내포하는 것을 특징으로 하는 장치.
5. 제4항에 있어서, 상기 펄스열의 상기 제1펄스 성분(V_BG)이 라인 비율에서 순환되나 상기 제3펄스 성분(V_AK)의 출현 중에 없어지고, 상기 제1펄스 성분의 각각이 라인 간격의 수평 블랜킹 부위의 백포치 세그먼트에 일치하도록 배가되는 것을 특징으로 하는 장치.
6. 제5항에 있어서, 상기 펄스열의 상기 제2펄스 성분(V_RB)이 상기 제2(V_RB) 및 제3(V_AK) 펄스 성분과 더불어 오버랩핑하지 않는 상기 수평 및 수직 블랜킹 부위의 세그먼트 중에 발생하는 것을 특징으로 하는 장치.
7. 제6항에 있어서, 상기 제3전압분할기(75, 73, 74)가 상기 제1전압 분할기상의 상기 제2중간점(22-23)에서 드러난 전압분할비율보다 더 작은 전압 분할 비율을 상기 제2분할기 출력단자에서 나타낼 정도로 그러한 방법으로 상기 펄스 성분 모두의 부재의 주기 중에 변경이 이루어지는 것을 특징으로 하는 장치.

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