Claims (20)
반도체 다이 및 펠티에 장치로 구성되며. 상기 펠티에 장치는 패키지의 커버를 형성하며, 상기 반도체 다이는 상기 펠티에 장치에 직접 연결된것을 특징으로 하는 집적회로 칩 패키지.Consists of semiconductor die and Peltier device. Wherein said Peltier device forms a cover of said package and said semiconductor die is directly connected to said Peltier device.
제1항에 있어서, 상기 반도체 다이가 상기 다이를 열적으로 단열하기 위하여 감소된 압력에서 패키지 내에 밀봉된것을 특징으로 하는 집적회로 칩 패키지.2. The integrated circuit chip package of claim 1, wherein the semiconductor die is sealed in the package at a reduced pressure to thermally insulate the die.
제1항에 있어서, 상기 반도체 다이가 상기 다이를 열적으로 단열하기 위하여 건조한 불활성 가스를 가진 패키지내에서 밀봉된것을 특징으로 하는 집적회로 칩 패키지.2. The integrated circuit chip package of claim 1, wherein the semiconductor die is sealed in a package with a dry inert gas to thermally insulate the die.
제1항에 있어서, 상기 펠티에 장치는 저온판 및 적어도 한개 이상의 펠티에 효과 반도체로 구성되며, 상기 저온판은 상기 커버를 형성하고, 상기 반도체 다이는 직접 상기 저온판에 연결된 것을 특징으로 하는 집적회로 칩 패키지.The integrated circuit chip of claim 1, wherein the Peltier device comprises a low temperature plate and at least one Peltier effect semiconductor, the low temperature plate forming the cover, and the semiconductor die directly connected to the low temperature plate. package.
제4항에 있어서, 상기 최소 한개이상의 펠티에 효과 반도체에 의해 발생된 열을 제거하기 위한 수단과의 결합에 있어서, 상기 열제거 수단은 다수의 흰 및 전기적으로 절연된 면으로 구성되며, 상기 면은 상기 최소 한개이상의 펠티에 효과 반도체 주변에 위치되는 것을 특징으로 하는 집적회로 칩 패키지.5. The method of claim 4, wherein in combination with the means for removing heat generated by the at least one Peltier effect semiconductor, the heat removal means comprises a plurality of white and electrically insulated surfaces, the surfaces And at least one Peltier effect semiconductor.
제1항에 있어서, 상기 펠티에 장치는 저온판과 적어도 한개이상의 펠티에 효과 반도체 및 고온판으로 구성되며, 상기 고온판은 상기 커버를 구성하고, 상기 반도체 다이는 직접 상기 저온판에 연결되며, 상기 저온판 및 상기 최소 한개이상의 펠티에 효과 반도체는 상기 반도체 다이를 가진 패키지내에 위치하는것을 특징으로 하는 집적회로 칩 패키지.2. The Peltier device of claim 1, wherein the Peltier device comprises a low temperature plate and at least one Peltier effect semiconductor and a high temperature plate, wherein the high temperature plate constitutes the cover, and the semiconductor die is directly connected to the low temperature plate. And a plate and said at least one Peltier effect semiconductor are located in a package with said semiconductor die.
제6항에 있어서, 상기 반도체 다이와 저온판 및 최소한개이상의 펠티에 효과 반도체는 상기 다이를 열적으로 단열 시키기 위하여 감소된 압력에서 패키지 내에서 밀봉된것을 특징으로 하는 직접회로 칩 패키지.7. The integrated circuit chip package of claim 6, wherein the semiconductor die, the cold plate and the at least one Peltier effect semiconductor are sealed in a package at a reduced pressure to thermally insulate the die.
제6항에 있어서, 상기 반도체 다이와 상기 저온판 및 최소 한개 이상의 펠티에 효과 반도체는 상기 다이를 열적으로 단열시키기 위해 건조한 불활성 기체를 가진 패키지 내에서 밀봉된 것을 특징으로 하는 직접회로 칩 패키지.7. The integrated circuit chip package of claim 6, wherein the semiconductor die, the cold plate, and at least one Peltier effect semiconductor are sealed in a package with a dry inert gas to thermally insulate the die.
제1항에 있어서, 상기 반도체 다이에 전기적으로 직접 연결된 다수의 핀으로 구성되며, 패키지가 전기적으로 연결되는 회로판으로 부터 열적으로 패키지를 고립시키기 위해서 핀 커넥토와 결합하며, 상기 회로판에 다수의 핀을 전기적으로 연결하기 위하여 다수의 핀을 체결하기 위한 수단으로 구성된 핀커넥터로 구성된 것을 특징으로 하는 직접회로 칩 패키지.2. The device of claim 1, comprising a plurality of pins electrically connected directly to the semiconductor die, the pins coupled with a pin connector to thermally isolate the package from a circuit board to which the package is electrically connected. Integrated circuit chip package, characterized in that consisting of a pin connector consisting of a means for fastening a plurality of pins to electrically connect the.
제9항에 있어서, 상기 핀 커넥터가 상기 열적으로 고립하는 수단이 넣어지는 하우징으로 구성된 것을 특징으로 하는 집적회로 칩 패키지.10. The integrated circuit chip package of claim 9, wherein the pin connector comprises a housing into which the thermally isolated means is inserted.
기부판과 커버판 사이에 넣어진 반도체 다이와 기부판 및커버판; 열적으로 전도성인 상기 커버판에 상기 반도체 다이를 연결하기 위한 수단; 상기 반도체에 의해 발생되며 상기 커버판을 통하여 상기 펠티에 효과 반도체로 전도되는 열 에너지를 흡수하기 위하여 상기 커버판에 인접한 펠티에 효과 반도체로 구성된 직접회로 성능향상 칩 패키지.A semiconductor die and a base plate and a cover plate sandwiched between the base plate and the cover plate; Means for connecting the semiconductor die to the cover plate that is thermally conductive; An integrated circuit performance enhancing chip package comprising a Peltier effect semiconductor adjacent to the cover plate to absorb thermal energy generated by the semiconductor and conducted to the Peltier effect semiconductor through the cover plate.
제11항에 있어서, 상기 펠티에 효과 반도체에 의해 발생된 열을 제거하기 위한 수단으로 구성되며, 상기 열제거 수단은 고온판으로 기능을 수행하며 상기 펠티에 효과 반도체에 연결되며, 또한 상기 열제겨 수단은 다수의 흰과 전기적으로 절연된 면으로 구성되며, 상기 면은 펠티에 효과 반도체 근처에 위치하는것을 특징으로 하는 집적회로 성능향상 칩 패키지.12. The apparatus of claim 11, comprising means for removing heat generated by the Peltier effect semiconductor, wherein the heat removal means functions as a hot plate and is connected to the Peltier effect semiconductor, An integrated circuit performance enhancement chip package comprising a plurality of white and electrically insulated surfaces, the surfaces being located near a Peltier effect semiconductor.
IC 패키지는 반도체 다이와 기부판 및 커버판으로 구성되며, 상기 다이는 상기 기부판과 커버판 사이에 넣어지며; 펠티에 장치는 제1의 열 전도성 판과 펠티에 효과 반도체 및 제2의 열 전도성 판으로 구성되며, 상기 펠티에 효과 반도체는 상기 제1의 열 전도성 판으로 부터 열 에너지를 흡수하고 상기 제2의 열전도성 판으로 열에너지를 분산시키는 것을 특징으로 하는 IC패키지/펠티에 장치 조합체.An IC package consists of a semiconductor die and a base plate and a cover plate, the die being sandwiched between the base plate and the cover plate; The Peltier device consists of a first thermally conductive plate, a Peltier effect semiconductor and a second thermally conductive plate, wherein the Peltier effect semiconductor absorbs thermal energy from the first thermally conductive plate and the second thermally conductive plate. IC package / Peltier device combination, characterized in that to dissipate thermal energy.
반도체 다이 : 제1의 열 전도성 판으로 부터 열 에너지를 흡수하고 제2의 열 전도성 판으로 열에너지를 분산시키는 펠티에 효과 반도체와 제1의 열전도성판 및 제2의 열 전도성 판으로 구성된 펠티에 장치; 패키지내에서 상기 다이를 둘러쌓기 위하여 패키지의 커버판을 형성하는 제2의 열전도성 판으로 구성된 인테그럴 열 냉각능력을 가진 IC칩 패키지.Semiconductor die: a Peltier device comprising a Peltier effect semiconductor that absorbs thermal energy from a first thermally conductive plate and dissipates the thermal energy to a second thermally conductive plate, a first thermally conductive plate and a second thermally conductive plate; An IC chip package having integral thermal cooling capability comprising a second thermally conductive plate forming a cover plate of a package to surround the die in a package.
제14항에 있어서, 회로판에 상기 패키지를 전기적으로 연결하기 위한 다수의 리드와 상기 리드로부터 상기 제2의 열 전도성 판을 단열하기 위한 수단으로 구성된 것을 특징으로 하는 인테그럴 열 냉각능력을 가진 IC칩 패키지.15. The IC chip of claim 14, comprising a plurality of leads for electrically connecting the package to a circuit board and means for insulating the second thermally conductive plate from the leads. package.
제14항에 있어서, 상기 펠티에 효과 반도체에 의해 발생된 열을 제거하기 위한 수단으로 구성되며, 상기 열제거 수단은 다수의 흰과 전기적으로 절연된 면으로 구성되고, 상기 면은 상기 제2의 열 전도성 판을 형성하는 적어도 한개 이상의 펠티에 효과 반도체 부근에 위치하는 것을 특징으로 하는 인데그럴 열 냉각능력을 가진 IC칩 패키지.15. The apparatus of claim 14, comprising means for removing heat generated by said Peltier effect semiconductor, said heat removing means consisting of a plurality of white and electrically insulated surfaces, said surfaces being said second heat. An IC chip package having thermal cooling capability, characterized by being located in the vicinity of at least one Peltier effect semiconductor forming a conductive plate.
커버 ; 가는 와이어 리드를 가지며 상기 커버에 장착된 반도체 다이 : 상기 가는와이어 리드가 전기적으로 연결되는 추적판: 상기 커버와 상기 추적판을 물리적으로 연결하며, 상기 추적판보다 적은 면적을 가지고, 상기 패키지가 연결되는 회로판에 대하여 커버의 열 취득을 최소화 하기 위한 프레임 부재 : 상기 다이를 냉각하며, 펠티에 효과 반도체 및 커버로 구성된 펠티에 효과를 제공하는 수단으로 구성된 인테그럴 열 냉각 능력을 가진 IC 칩 패키지.cover ; A semiconductor die having a thin wire lead and mounted to the cover: a tracking plate to which the thin wire lead is electrically connected: physically connecting the cover and the tracking plate and having a smaller area than the tracking plate, the package being connected A frame member for minimizing the heat acquisition of the cover with respect to the circuit board being formed: An IC chip package having an integrative thermal cooling capability configured to cool the die and provide a Peltier effect composed of a Peltier effect semiconductor and a cover.
상기 회로 판에 다수의 핀을 전기적으로 연결하기 위하여 다수의 핀을 체결하는 수단 : 상기 회로판으로 부터 단열, 방습 재료로 구성된 영적으로 고립하는 수단으로 구성되며, 다수의 핀을 가진 패키지가 전기적으로 연결되는 회로 판으로 부터 성능 향상 IC패키지를 열적으로 고립하기 위한 핀 커넥터.Means for fastening a plurality of pins to electrically connect the plurality of pins to the circuit board, comprising means for spiritually isolating the insulation, moisture-proof material from the circuit board, the package having a plurality of pins are electrically connected Pin connector for thermally isolating IC packages from performance circuit boards.
제18항에 있어서, 상기 열적으로 고립하는 수단이 넣어지며, 상기 체결 수단이 관통하는 하우징으로 구성된 것을 특징으로 하는 핀 커넥터.19. The pin connector according to claim 18, wherein said thermally insulating means is encased and said fastening means consists of a housing therethrough.
제19항에 있어서, 상기 체결수단이 상기 하우징을 관통하여 뻗어 있는 핀 확장 리드로 구성된것을 특징으로 하는 핀 커넥터.20. The pin connector according to claim 19, wherein said fastening means is comprised of pin extension leads extending through said housing.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.