KR920007139B1

KR920007139B1 - Loop-back testing circuit

Info

Publication number: KR920007139B1
Application number: KR1019900003944A
Authority: KR
Inventors: 임성렬; 이형호
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-03-23
Filing date: 1990-03-23
Publication date: 1992-08-27
Also published as: KR910017815A

Abstract

The loop back testing circuit executes loop back test, not stopping the operation of data link interfacing unit, by receiving loop back instruction and time slot designating data transmitted from a microprocessor when data link is operated abnormally. The circuit comprises a signal terminal master interfacing unit (20) for interfacing the loopback control data of a CPU, a delay unit (10) for delaying frame synchronous signal transmitted from a time switch, a counter (30) for counting time slot designating data, a time slot switch unit (40) for opening time slot to which a loop back test is applied, a LED driving unit (50) for displaying that the loopback test is on and a data path switch unit (60) for controlling data path.

Description

Loopback test circuit of data link matching device of electronic exchange

제1도는 본 발명의 적용된 데이타 링크 정합장치의 블록도.1 is a block diagram of an applied data link matching device of the present invention.

제2도는 본 발명의 구성을 나타낸 회로도.2 is a circuit diagram showing a configuration of the present invention.

제3도는 제2도의 프레임 동기신호 지연회로의 각 부분의 신호파형도.3 is a signal waveform diagram of each part of the frame synchronization signal delay circuit of FIG.

제4도는 제2도의 카운터 부의 각 부분의 신호파형도.4 is a signal waveform diagram of each part of the counter part of FIG.

제5도는 제2도의 타임슬롯 개폐신호발생부의 각 부분의 신호파형도.5 is a signal waveform diagram of each part of the timeslot open / close signal generator of FIG.

제6도는 타임슬롯 지정 데이타의 형식도.6 is a format diagram of timeslot designation data.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 신호단말 접속부 2 : MUX 및 DMUX부1: Signal terminal connection part 2: MUX and DMUX part

3 : 클럭 발생부 4 : 패러티 추가 및 검사회로3: clock generator 4: parity addition and inspection circuit

5 : 루우프 백 시험회로 6 : 이중화 제어회로5: loopback test circuit 6: redundancy control circuit

10 : 프레임 동기신호 지연회로 11, 42, 51, 63 : 인버터10: frame synchronization signal delay circuit 11, 42, 51, 63: inverter

12 : 플립플롭 20 : 신호단말 마스터 정합회로12: flip-flop 20: signal terminal master matching circuit

30 : 카운터부 31 : 인버터회로30: counter 31: inverter circuit

32 : 카운터회로 40 : 타임슬룻 개폐신호 발생부32: counter circuit 40: time slot open and close signal generator

41 : 배타적 OR게이트 43 : NAND게이트41: exclusive OR gate 43: NAND gate

50 : 발광소자 구동부 52 : LED50: light emitting device driver 52: LED

53 : 저항 60 : 데이타 통로 개폐부53: resistance 60: data passage opening and closing portion

61, 62 : 3-상태버퍼61, 62: 3-state buffer

본 발명은 전자교환기의 데이타 링크 정합장치에 있어서, No.7신호 데이타의 전송속도를 변환하고 전송하는 경우에 오류 유무를 검증하기 위한 루우프백 시험회로에 관한 것이다.The present invention relates to a loopback test circuit for verifying an error in the case of converting and transmitting a transmission rate of No. 7 signal data in a data link matching device of an electronic exchange.

일반적으로 전자교환기의 데이타 링크의 운용시에 오동작이 감지될 경우 데이타 링크 정합장치의 운용을 중지하고 수동적으로 시험하여 데이타 링크 정합장치의 이상 유무를 판단하는 것은 시스팀 운용상에 문제점이 많다.In general, when a malfunction is detected during the operation of a data link of an electronic exchange, stopping the operation of the data link matching device and performing a manual test to determine whether the data link matching device is abnormal has many problems in operating the system.

상기한 문제점을 제거하기 위해 안출된 본 발명은 데이타 링크의 오동작시 데이타 링크 정합장치의 운용을 중지하지 않고 신호단말 마스터내의 마이크로 프로세서(CPU)의 루우프백 명령 및 타임슬롯 지정 데이타를 받아 루우프백 시험을 할 수 있는 루우프백 시험회로를 제공함에 그 목적이 있다.In order to solve the above problems, the present invention is a loopback test by receiving a loopback command and time slot designation data of a microprocessor (CPU) in a signal terminal master without stopping operation of the data link matching device in case of malfunction of the data link. The purpose is to provide a loopback test circuit that can be used.

상기한 목적을 달성하기 위해 본 발명은 전자교환기의 데이타 링크 정합장치에 있어서, 신호단말 마스터의 마이크로 프로세서로부터 루우프백 제어 데이타가 입려되는 신호단말 마스터 정합수단, 타임 스위치로부터 프레임 동기신호가 입력되는 프레임 동기신호 지연수단, 상기 프레임 동기신호 지연수단 및 신호단말 마스터 정합수단에 연결된 카운터수단, 상기 신호단말 마스터 정합수단 및 카운터수단에 연결된 타임슬롯 개폐신호 발생수단, 상기 타임슬롯 개폐신호 발생수단에 연결된 발광소자 구동수단, 및 상기 타임슬롯 개폐신호 발생수단에 연결된 데이타 통로 개폐수단으로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a data link matching device of an electronic switch, comprising: a signal terminal master matching means for receiving loopback control data from a microprocessor of a signal terminal master, and a frame for inputting a frame synchronization signal from a time switch. Counter means connected to the synchronous signal delay means, the frame synchronous signal delay means and the signal terminal master matching means, time slot open / close signal generation means connected to the signal terminal master matching means and the counter means, and light emission connected to the time slot open / close signal generation means. And a data passage opening and closing means connected to the device driving means and the time slot opening and closing signal generating means.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제1도는 본 발명을 적용한 데이타 링크 정합장치의 블록도, 제2도는 본 발명의 구성을 나타낸 회로도, 제3도는 제2도의 프레임 동기 신호 지연회로의 각 부분의 신호파형도로서 (a)는 타임스위치로부터 수신받는 프레임동기 신호파형도, (b)는 2.048㎒의 기본 클럭 주파수에 대한 신호파형도, (c)는 프레임 동기 신호를 2.048㎒의 반클럭 주기로 지연시킨 후 반전한 프레임 동기신호 지연회로의 출력 신호파형도이고, 제4도는 제2도의 카운터 부의 각 부분의 신호파형도로서, (a)는 프레임 동기 신호파형도, (b)는 2.048㎒ 클럭을 분주한 256㎑ 클럭 신호파형도, (c)는 카운터회로의 출력 신호파형도이고, 제5도는 제2도의 타임슬롯 개폐신호 발생부의 각 부분의 신호파형도로서 (a)는 프레임 동기 신호파형도, (b)는 2.048㎒ 클럭을 분주한 8㎑ 클럭 신호파형도, (c)는 타임슬롯 개폐신호발생부의 출력 신호파형도이고 제6도는 타임슬롯 지정 데이타의 형식도이다. 상기한 도면에서 1은 신호단말 접속부, 2는 MUX 및 DMUX부, 3은 클럭 발생부, 4는 패러티 추가 및 검사회로, 5는 루우프 백 시험회로, 6은 이중화 제어회로, 10은 프레임 동기신호 지연회로, 11, 42, 51, 63은 인버터, 12는 플립플롭, 20은 신호단말 마스터 정합회로, 30은 카운터부, 31은 인버터회로, 32는 카운터회로, 40은 타임슬롯 개폐신호 발생부, 41은 배타적 OR게이트, 43은 NAND게이트, 50은 발광소자 구동부, 52는 LED, 53은 저항, 60은 데이타 통로 개폐부, 61, 62은 3-상태 버퍼를 각각 나타낸다.1 is a block diagram of a data link matching device to which the present invention is applied, FIG. 2 is a circuit diagram showing the configuration of the present invention, and FIG. 3 is a signal waveform diagram of each part of the frame synchronization signal delay circuit of FIG. The frame synchronization signal waveform diagram received from the position, (b) is the signal waveform diagram for the basic clock frequency of 2.048 MHz, (c) is the frame synchronization signal delay circuit inverted after delaying the frame synchronization signal by a half clock period of 2.048 MHz 4 is a signal waveform diagram of each part of the counter part of FIG. 2, (a) is a frame synchronization signal waveform, (b) is a 256 kHz clock signal waveform divided by a 2.048 MHz clock, (c) is an output signal waveform diagram of the counter circuit, FIG. 5 is a signal waveform diagram of each part of the time slot open / close signal generator in FIG. 2, (a) is a frame synchronization signal waveform diagram, and (b) is a 2.048 MHz clock. Divided 8-kHz clock signal waveform (c) shows time Lot switching signal generating unit output signal waveform and the sixth turn of the type also specifies the time slot data. In the figure, 1 is a signal terminal connection part, 2 is a MUX and DMUX part, 3 is a clock generator, 4 is a parity add and check circuit, 5 is a loop back test circuit, 6 is a redundancy control circuit, and 10 is a frame synchronization signal delay. Circuit, 11, 42, 51, 63 is inverter, 12 is flip-flop, 20 is signal terminal master matching circuit, 30 is counter part, 31 is inverter circuit, 32 is counter circuit, 40 is time slot open / close signal generator, 41 Denotes an exclusive OR gate, 43 denotes a NAND gate, 50 denotes a light emitting device driver, 52 denotes an LED, 53 denotes a resistor, 60 denotes a data passage opening and closing, and 61 and 62 denote a three-state buffer.

제1도에 도시한 바와 같이 본 발명이 적용된 교환기내의 데이타 링크 정합장치는 32개의 신호단말의 신호데이타가 지정된 전송속도로 송수신이 이루어지도록 각종 신호를 제공하는 신호단말 접속부(1), 상기 신호단말 접속부에 연결되어 신호단말들과 타임스위치의 전송속도를 정합하여 주는 MUX 및 DMUX부(2), 프레임 동기신호 및 2㎒ 클럭을 이용하여 상기 MUX, DMUX부(2)의 전송속도 정합기능 수행에 필요한 클럭(128㎑, 64㎑, 32㎑, 16㎑, 8㎑) 등을 공급해 주는 클럭발생부(3), 신호단말 마스터내의 마이크로 프로세서(CPU)의 루우프백 명령 및 타임슬롯 지정 데이타를 받아 루우프백 시험을 하는 루우프백 시험회로(5), 상기 루우프백 시험회로(5)에 연결되어 4Mpbs신호의 송신시에는 패러티 비트를 추가하여 전송하며 4Mbps신호의 수신시에는 패러티 비트를 검사하는 패러티 추가 및 검사회로(4), 및 기준 클럭 (56/64㎑)의 공급상태, 패러티 비트 수신상태, 타임 스위치로부터의 프레임 동기 및 2㎒ 클럭 수신상태, 상기 MUX 및 DMUX부(2)의 기준 클럭 공급상태등을 감시하여 에러발생시 대기모듈로 자동 절체되도록 하고 인터럽트로 신호단말 마스터에 해당 절체 요인을 보고하는 이중화 제어회로(6)로 구성되어 있다. 상기와 같이 구성된 데이타 링크 정합장치는 신호단말기에서 보내는 신호데이터 링크의 이상 동작시 장치의 이상유무를 검증하기 위한 고신뢰도의 유지보수 지능을 갖는다.As shown in FIG. 1, a data link matching device in an exchange to which the present invention is applied includes a signal terminal connection unit 1 which provides various signals so that signal data of 32 signal terminals can be transmitted and received at a specified transmission rate. The MUX and DMUX unit 2, which is connected to the terminal connection unit and matches the transmission rates of the signal terminals and the time switch, performs the transmission rate matching function of the MUX and DMUX unit 2 using a frame synchronization signal and a 2 MHz clock. A clock generator (3) that supplies clocks (128, 64, 32, 16, 8), etc. required, and the loopback instruction and time slot designation data of the microprocessor (CPU) in the signal terminal master. Connected to the loopback test circuit (5) for loopback test and the loopback test circuit (5), the parity bit is added and transmitted when a 4Mpbs signal is transmitted, and the parity bit is checked when a 4Mbps signal is received. Parity addition and inspection circuit 4 and supply state of reference clock 56/64 kHz, parity bit reception state, frame synchronization from time switch and 2 MHz clock reception state, reference of MUX and DMUX unit 2 It consists of a redundancy control circuit 6 that monitors the clock supply status and automatically switches to the standby module when an error occurs and reports the switching factor to the signal terminal master as an interrupt. The data link matching device configured as described above has a high reliability maintenance intelligence for verifying the abnormality of the device during abnormal operation of the signal data link sent from the signal terminal.

본 발명은 제2도에 도시한 바와 같이 신호단말 마스터 정합회로(20), 프레임 동기신호 지연회로(10), 상기 신호단말 마스터 정합회로(20) 및 프레임 동기신호 지연회로(10)에 연결된 카운터부(30), 상기 카운터부(30) 및 신호단말 마스터 정합회로(20)에 연결된 타임슬롯 개폐신호 발생부(40), 상기 타임슬롯 개폐신호발 생부(40)에 연결된 발광소자 구동부(50), 상기 타임슬롯 개폐신호발생부(40)에 연결된 데이터 통로 개폐부(60)로 구성된다.As shown in FIG. 2, a counter connected to the signal terminal master matching circuit 20, the frame synchronizing signal delay circuit 10, the signal terminal master matching circuit 20, and the frame synchronizing signal delay circuit 10 is shown in FIG. The light emitting device driver 50 connected to the time slot open / close signal generator 40 connected to the counter 30, the counter 30, and the signal terminal master matching circuit 20, and the time slot open / close signal generator 40. The data path opening and closing unit 60 is connected to the time slot opening and closing signal generator 40.

상기 신호단말 마스터 정합회로(20)는 신호단말 마스터의 마이크로 프로세서(CPU)로부터 로우프백 제어 데이타를 받아 카운터부(30)로 전달해 주는 기능을 한다.The signal terminal master matching circuit 20 functions to receive the loopback control data from the microprocessor (CPU) of the signal terminal master and transfer it to the counter unit 30.

상기 카운터부(30)는 카운터회로(32) 및 인버터회로(31)로 구성되어 상기 신호단말 마스터 정합회로(20)로부터 전달받은 타임슬롯 지정 데이타를 카운터의 초기값으로 하여 소정의 클럭주파수(256㎑)로 순차적으로 계수하여 주는 기능을 한다.The counter 30 is composed of a counter circuit 32 and an inverter circuit 31, and the predetermined clock frequency (256) is defined by using the time slot designation data received from the signal terminal master matching circuit 20 as an initial value of the counter. 계수) It counts sequentially.

상기 프레임 동기신호 지연회로(10)는 인버터(11) 및 플립플롭(12)으로 구성되어 신호단말 마스터 정합회로(20)가 카운터부(30)에 전달한 타임슬롯 지정 데이타를 시스팀 프레임 싱크(FS)와 동기를 맞추어 카운터부(30)의 초기값으로 로딩하여 준다.The frame synchronizing signal delay circuit 10 includes an inverter 11 and a flip-flop 12 so as to transmit time slot designation data transmitted from the signal terminal master matching circuit 20 to the counter unit 30 by a system frame sink (FS). Synchronized with and loads the initial value of the counter unit 30.

상기 타임슬롯 개폐신호발생부(40)는 배타적 OR게이트(41), 상기 배타적 OR게이트(41)에 연결된 인버터(42), 상기 인버터(42)에 연결된 NAND게이트로 구성되어 루우프백 시험을 하고자 하는 타임슬롯을 열어주기 위한 신호를 출력한다.The time slot open / close signal generator 40 includes an exclusive OR gate 41, an inverter 42 connected to the exclusive OR gate 41, and a NAND gate connected to the inverter 42 to perform a loopback test. Output a signal to open the timeslot.

상기 데이터 통로 개폐부(60)는 상기 타임슬롯 개폐신호 발생부(40)의 출력신호를 입력으로 하는 인버터(63), 상기 인버터(63)의 출력 신호를 인에이를 신호로 하고 타임스위치로부터의 수신 서브하이웨이단을 입력단으로 하는 제2 3-상태 버퍼(62), 상기 타임슬롯 개폐신호 발생부(40)의 출력신호를 인에이블 신호로 하고 타임스위치로의 송신 서브하이웨이단에 입력단이 연결된 제1 3-상태 버퍼(61)로 구성되어 타임 스위치로의 송신 서브하이웨이단과 타임스위치로부터의 수신 서브하이웨이단을 연결한 데이터 통로를 개폐시켜 준다.The data passage opening / closing unit 60 receives an inverter 63 for inputting the output signal of the timeslot opening / closing signal generator 40 and an output signal of the inverter 63 as an enable signal, and receives from the time switch. A second tri-state buffer 62 having a subhighway stage as an input stage, a first output signal of the time slot opening / closing signal generator 40 as an enable signal, and having an input terminal connected to a transmission subhighway stage to a time switch; A three-state buffer 61 is provided to open and close the data path connecting the transmission subhighway stage to the time switch and the receiving subhighway stage from the time switch.

상기 발광소자 구동부(50)는 상기 신호단말 마스터 정합회로(20)에 연결된 인버터(51), 상기 인버터와 일단이 연결되고 타단은 전원에 연결된 발광소자(LED) (52)로 구성되어 운용자에게 루우트백 시험중임을 가시적으로 알려준다.The light emitting device driver 50 is composed of an inverter 51 connected to the signal terminal master matching circuit 20 and a light emitting device (LED) 52 having one end connected to the inverter and the other end connected to a power source. Visually indicates that the test is under test.

상기와 같이 구성된 본 발명의 일실시예를 타임슬롯 0(TSO)를 루우프백시키는 경우를 들어 설명하면 다음과 같다.An embodiment of the present invention configured as described above will be described with the case of looping back the time slot 0 (TSO) as follows.

디지탈 전자교환기에서 한 서브하이웨이는 32타임슬롯으로 구성되므로 신호단말 마스터의 마이크로 프로세서(CPU)가 루우프백 타임슬롯을 지정해 주기 위한 데이타 비트로서 5비트가 필요하고 루우프백을 인에이블/디스에이블시켜 주기 위한 비트로 1비트가 필요하여 최소한 6비트가 필요하게 된다. 제6도는 신호단말 마스터의 마이크로 프로세서(CPU)가 정합장치에 써주는 타임슬롯 지정 데이타의 형식을 도시한 것이다. 제6도에서 보는 바와 같이 타임슬롯 0(TSO)를 루우프백하기 위한 데이타는 헥사 데시말(Hexa-decmal)값으로 20이다.In a digital electronic exchange, one subhighway consists of 32 timeslots, so the microprocessor (CPU) of the signal terminal master needs 5 bits as data bits to specify the loopback timeslots and enables / disables loopbacks. 1 bit is required for the bit, and at least 6 bits are required. FIG. 6 shows the format of the timeslot designation data written to the matching device by the microprocessor (CPU) of the signal terminal master. As shown in FIG. 6, the data for looping back timeslot 0 (TSO) is 20 in hexa-decmal value.

신호단말 마스터의 마이크로 프로세서(CPU)가 20데이터를 데이타 링크 정합장치에 써주면 신호단말 마스터 정합회로(20)를 거쳐 출력되는 타임슬롯 지정 데이타중 D0 내지 D3의 데이타는 카운터부(30)에 전달되어 인버터 회로(31)를 통해 반전되어 카운터회로(32)의 P0 내지 P3단자에 전달된다.When the microprocessor (CPU) of the signal terminal master writes 20 data to the data link matching device, the data of D0 to D3 among the time slot designation data output through the signal terminal master matching circuit 20 is transferred to the counter unit 30. Inverted through the inverter circuit 31 is transmitted to the terminals P0 to P3 of the counter circuit (32).

또한 프레임 동기신호 지연회로(10)에서 타임스위치로부터의 프레임 동기신호(FS)를 플립플롭(12)의 데이타 입력단자(D)에 가해주고 2㎒ 클럭신호를 인버터(11)를 통해 반전시켜 플립플롭(12)의 클럭신호 입력단자(CP)에 가해준다. 플립플롭(12)의 출력단자

에서는 제3도의 (c)와 같이 프레임 동기신호(FS)가 2.049㎒의 반클럭 주기로 지연된 후 반전된 신호가 발생되어 카운터부(30)의 카운터회로(32)의 PE단자에 인가되어 P0 내지 P3단자에 입력된 데이타를 2.048㎒ 클럭과 동기를 맞추어 카운터회로(32)에 래치 시켜준다. 여기서 카운터 회로(32)는 외부클럭(256k^*)의 상승에지에서 모듈러-16으로 카운팅하여 리플캐리 단자(TC)에서는 제4도의 (c)와 같은 파형이 발생되어 타임슬롯 개폐신호발생부(40)에 전달하게 된다.In the frame synchronizing signal delay circuit 10, the frame synchronizing signal FS from the time switch is applied to the data input terminal D of the flip-flop 12, and the 2 MHz clock signal is inverted through the inverter 11 to flip. It is applied to the clock signal input terminal CP of the flop 12. Output terminal of flip flop 12

In Fig. 3 (c), after the frame synchronization signal FS is delayed by a half clock cycle of 2.049 MHz, an inverted signal is generated and applied to the PE terminal of the counter circuit 32 of the counter unit 30 so that P0 to P3. The data inputted to the terminal is latched in the counter circuit 32 in synchronization with the 2.048 MHz clock. Here, the counter circuit 32 counts to the modulus 16 at the rising edge of the external clock 256k ^* , and generates a waveform as shown in FIG. 4C at the ripple carry terminal TC, thereby generating the time slot opening / closing signal generator 40. ).

타임슬롯 개폐신호발생부(40)에서는 신호단말 마스터의 마이크로 프로세서(CPU)로부터 신호단말 마스터 정합회로(20)를 거친 타임슬롯 지정 데이타중 D4비트와 8㎑ 클럭신호를 배타적 OR를 취하고 카운터 회로(32)의 리플캐리단자(TC)의 출력신호와 상기 배타적 OR를 취한 출력신호의 반전신호를 NAND게이트 (43)의 입력으로 하며 특히 루우프백 인에이블/디스에이블 비트인 D5비트를 상기 NAND게이트(43)의 인에이블신호로 사용하여 D5비트가 로직 1일때 NAND게이트(43)의 출력단자에 루우프백시켜 주기 위한 신호(제5도의 (c))가 발생되며 D5비트가 로직 0일때 타임슬롯 개폐신호 발생부(40)는 디스에이블된다.The time slot open / close signal generator 40 performs an exclusive OR of the D4 bit and the 8 kHz clock signal of the time slot designation data passed through the signal terminal master matching circuit 20 from the microprocessor (CPU) of the signal terminal master. The output signal of the ripple carry terminal TC and the inverted signal of the output signal taking the exclusive OR are input to the NAND gate 43, and in particular, the D5 bit, which is a loopback enable / disable bit, is used as the NAND gate ( Using the enable signal of 43), when the D5 bit is logic 1, a signal (c) of FIG. 5 is generated to loop back to the output terminal of the NAND gate 43. When the D5 bit is logic 0, the time slot is opened and closed. The signal generator 40 is disabled.

발광소자 구동부(50)는 루우프백 시험중일때 발광소자를 구동하여 운용자에게 가시적으로 알려주기 위한 회로로서 신호단말 마스터 정합회로(20)의 D5비트가 로직 1일때 발광소자(LED) (52)가 구동되어 루우프백 시험중임을 알려 주며 루우프백 시험을 완료한 후 신호단말 마스터의 마이크로 프로세서(CPU)가 데이타 링크 정합장치에 루우프백 해제 명령을 주어 D5비트가 로직 0가 되면 발광소자가 꺼져 루우프백 시험이 완료되었음을 알려준다.The light emitting device driver 50 is a circuit for driving the light emitting device during the loopback test and visually informing the operator. When the D5 bit of the signal terminal master matching circuit 20 is logic 1, the light emitting device (LED) 52 When the loopback test is completed and the loopback test is completed, the signal processor master's microprocessor (CPU) commands the data link matching device to release the loopback, and when the D5 bit is logic 0, the light emitting element is turned off. Inform you that the test is complete.

데이타 통로 개폐부(60)는 타임슬롯 개폐신호 발생부(40)의 출력신호를 이용하여 송신 서브하이웨이로 송신하는 해당 타임슬롯의 데이타를 수신 서브하이웨이로 루우프백 시켜준다.The data path opening and closing unit 60 loops back the data of the corresponding timeslot to be transmitted to the transmission subhighway using the output signal of the timeslot opening and closing signal generator 40.

한편 루우프백 시험중에는 수신 서브하이웨이로부터 입력되는 해당 타임슬롯의 데이타는 막아준다.On the other hand, during the loopback test, data of the corresponding timeslots received from the receiving subhighway are prevented.

상기에 설명한 바와 같이 타임 슬롯 0(TSO)를 루우프백하기 위한 데이타는 헥사 데시말값으로 20이며 타임슬롯 1(TS1)을 루우프백하기 위한 데이타는 헥사 데시말값으로 21인데 상기의 과정을 거쳐 타임슬롯1(TS1)의 데이타를 루우프백시켜 주기 위한 신호가 타임슬롯 개폐신호 발생부(40)에 발생하게 된다. 다른 타임슬롯도 데이터값을 달리해줌으로써 해당 타임슬롯을 루우프백 시킬 수 있다.As described above, the data for looping back time slot 0 (TSO) is 20 in hexadecimal value and the data for looping back time slot 1 (TS1) is 21 in hexadecimal value. A signal for looping back data of 1 (TS1) is generated in the time slot open / close signal generator 40. Other timeslots can be looped back by varying data values.

상기와 같이 구성되어 동작하는 본 발명은 디지틀 데이타 링크의 운용중에 있어서 오류 발생시에 데이타 링크 정합장치의 정상동작 유무를 판별하고 후속 조치를 취할 수 있으므로 데이타 링크 유지보수 등의 응용 회로에 이용될 수 있고 오류 발생시에 특정 데이타 링크만을 선별하여 시험을 수행하므로써 시험대상 이외의 신호링크는 고유기능을 수행할 수 있도록 하여 데이터 링크의 효율성을 향상시키고 오동작신호 단말을 정확히 판별함으로써 시스팀의 신뢰도를 향상시킬 수 있는 효과가 있다.The present invention configured and operated as described above can be used in application circuits such as data link maintenance, since it is possible to determine whether the data link matching device is in normal operation and take follow-up measures when an error occurs during operation of the digital data link. In the event of an error, only the specific data link is selected and the test is performed so that signal links other than the test object can perform unique functions, thereby improving the efficiency of the data link and accurately identifying the malfunctioning signal terminals, thereby improving the reliability of the system. It works.

Claims

In the data link matching device of an electronic switch, a signal terminal master matching means (20) to which loopback control data is input from a processor (CPU) as a mask of a signal terminal master, and a frame to which a frame synchronization signal (FS) is input from a time switch. The counter means 30 connected to the synchronization signal delay means 10, the frame synchronization signal delay means 10 and the signal terminal master matching means 20, to the signal terminal master matching means 20 and the counter means 30. Time slot opening and closing signal generating means 40 connected, the light emitting device driving means 50 connected to the time slot opening and closing signal generating means 40, and the data passage opening and closing means 60 connected to the time slot opening and closing signal generating means 40. Loopback test circuit, characterized in that consisting of.

According to claim 1, wherein the frame synchronization signal delay means 10 is an inverter 11 for inputting a 2 MHz clock signal, and a clock signal input terminal (CP) is connected to the output terminal of the inverter 11 and the time switch The frame synchronization signal FS from is composed of a flip-flop 12 input to the data input terminal D, and the time slot designation data transferred from the signal terminal master matching means 20 to the counter means 30 ( A loopback test circuit, in which D0 to D3) are loaded at an initial value of the counter means 30 in synchronization with a system frame sync.

The inverter circuit (31) according to claim 1, wherein the counter means (30) inverts the time slot designation data (D0 to D3) output from the signal terminal master matching means (20), and the inverter circuit (31). One input terminal P0 to P3 is connected to an output terminal of the output terminal of the frame synchronization signal delay means 10.

And a counter circuit 32 for connecting the other input terminal PE to the external clock signal 256k ^* and outputting the ripple carry signal TC through the clock input terminal CP. A loopback test circuit, characterized in that the time slot designation data (D0 to D3) from (20) are sequentially counted at a clock frequency of 256 kHz as an initial value of the counter circuit (31).

2. The exclusive OR of claim 1, wherein the timeslot open / close signal generating means (40) inputs the timeslot designation data (D4) output from the signal terminal master matching means (20) and a clock signal of 8 ms. A loopback output from the gate 41, the inverter 42 connected to the output terminal of the exclusive OR gate 41, and the ripple carry signal TC of the counter circuit 32 and the signal terminal master matching means 20. And a NAND gate 43 having an enable / disable signal D5 and an output of the inverter 42 as an input, and outputting a signal for opening a time slot for a loopback test. Loopback test circuit.

2. The inverter (5) according to claim 1, wherein the light emitting element driving means (50) inputs a loopback enable / disable signal (D5) output from the signal terminal master matching means (20), and the inverter. The loopback test circuit, characterized in that one end is connected to the 51 and the other end is composed of a light emitting device 52 connected to a power source (+ 5V) to visually inform the operator that the loopback test is in progress.

2. The inverter of claim 1, wherein the data passage opening and closing means (60) uses the output signal of the time slot opening and closing signal generating means (40) as an input signal and the output signal of the inverter (63) as an enable signal. And a second tri-state buffer 62 having an input terminal connected to a receiving subhighway stage from the time switch, and an output signal of the time slot opening / closing signal generating means 40 as an enable signal and transmitting to the time switch. Loopback test, comprising: a first three-state buffer 61 having an input connected to a highway stage to open and close a data path connecting a transmitting subhighway stage to a time switch and a receiving subhighway stage from a time switch Circuit.