KR920006284B1

KR920006284B1 - Information encoding apparatus

Info

Publication number: KR920006284B1
Application number: KR1019920008820A
Authority: KR
Inventors: 도꾸미찌 무라까미; 나오또 긴죠; 고 가미자와
Original assignee: 미쯔비시덴끼 가부시끼가이샤; 시기 모리야
Priority date: 1988-02-19
Filing date: 1992-05-25
Publication date: 1992-08-03
Also published as: KR920006285B1; KR920006286B1

Abstract

내용 없음.No content.

Description

Information coding device

제1도는 본 발명의 1실시예인 여러개의 프로세서를 사용한 화상부호화 장치의 블럭도.1 is a block diagram of an image encoding apparatus using a plurality of processors according to an embodiment of the present invention.

제2도는 본 발명의 1실시예에 의한 화상부호화장치의 처리영역 적응제어의 예를 도시한 설명도.2 is an explanatory diagram showing an example of the processing area adaptive control of the image encoding apparatus according to the embodiment of the present invention.

제3도는 본 발명의 다른 실시예에 의한 멀티프로세서 블럭의 프레임간 부호화장치의 구성블럭도.3 is a block diagram of an interframe encoding apparatus of a multiprocessor block according to another embodiment of the present invention.

제4도는 제3도에 도시한 장치의 동작설명도.4 is an operation explanatory diagram of the apparatus shown in FIG.

제5도는 종래의 부호화장치의 구성블럭도.5 is a block diagram of a conventional encoding apparatus.

제6도는 종래 장치에 있어서의 여러개의 프로세서의 분담 방법의 설명도.6 is an explanatory diagram of a method for allocating multiple processors in a conventional apparatus.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 입력데이타 2 : 디지탈신호 처리 프로세서1: Input data 2: Digital signal processing processor

3 : 데이타 전송제어기 4 : 처리완료 데이타3: Data transmission controller 4: Processing completed data

6 : 입력메모리 7 : 타스크 제어기6: Input memory 7: Task controller

8 : 어드레스 제어신호 9 : 어드레스8: address control signal 9: address

10 : 데이타 11 : 출력메모리10: data 11: output memory

12 : DSP 블럭 1, 13 : DSP 블럭12: DSP block 1, 13: DSP block

2, 14 : DSP 블럭 3, 15 : 프레임 메모리2, 14: DSP block 3, 15: frame memory

본 발명은 정보부호와 장치, 특히 디지탈신호 처리 프로세서를 사용한 부호화 처리능력의 향상에 관한 것이다.The present invention relates to an improvement in encoding processing capability using information codes and devices, especially digital signal processing processors.

제5도는 IEEE, GLOBCON '87의 p.453의 "화소부호화 장치용에 적당한 리얼타임 비디오신호 처리 프로세서"에 기재된 멀티프로세서 구성도이다.5 is a diagram of a multiprocessor configuration described in IEEE, GLOBCON '87, p.453, "Real-Time Video Signal Processing Processor Suitable for Pixel Encoding Device."

제5도에 있어서, 입력데이타(1)은 데이타 전송제어기(3)에 입력된 후 필요한 데이타(4)가 필요한 디지탈신호 처리 프로세서 1∼N(이하, DSP라 한다)(2)로 전송되어 블럭 1의 각각의 DSP내에서 처리를 행한 후, 처리완료 데이타(5)는 다음의 처리스텝의 블럭 2의 각 DSP(2)에서 처리되게 된다.In Fig. 5, the input data 1 is inputted to the data transfer controller 3 and then transferred to the digital signal processing processors 1 to N (hereinafter referred to as DSP) 2, which require the necessary data 4, to block. After processing in each DSP of 1, the processed data 5 is processed in each DSP 2 of block 2 of the next processing step.

이때의 각 DSP(2)의 분담영역을 제6도(a)에 도시한다. 제6도(a)는 설명을 간단하게 하기 위한 3개의 DSP(2)를 사용해서 병렬처리하는 경우의 분할예로써, 각 DSP(2)에는 균등한 처리대상영역 A, B, C가 분배된다.The sharing area of each DSP 2 at this time is shown in FIG. FIG. 6 (a) is a division example in the case of parallel processing using three DSPs 2 for simplicity of explanation, and equal processing target areas A, B, and C are distributed to each DSP 2. .

그런데, 프레임간 화상부호화방식등에서는 입력프레임과 전 프레임의 차분이 있는 일정한 크기의 부분만을 부호화 대상으로 하고, 그 이외는 전프레임 데이타를 사용하는 조건 부착 화소 보충처리를 사용하는 것이 일반적이다.By the way, in the inter-frame image encoding method or the like, it is common to use only conditional pixel replenishment processing that uses only the constant sized portion where the difference between the input frame and the previous frame is used for encoding.

따라서, 처리대상영역의 화소수가 동일하더라도 유효 화소율이 다른 경우는 처리에 요하는 연산량이 달라지고, 소요연산량 또는 소요연산시간은 유효 화소율에 비례한 것으로 된다.Therefore, even if the effective pixel rate is different even if the number of pixels in the processing target area is the same, the amount of calculation required for processing is different, and the required calculation amount or required calculation time is proportional to the effective pixel rate.

그래서, 프레임간 화상부호화 방식등에 있어서 각 DSP(2)가 분담하는 유효 화수소를 제6도(b)에 도시한 바와 같이 각각 EA, EB, EC로 되는 분포로 하면, DSP 병렬 구성 1블럭망의 소요연산시간은 최대 소요처리량 M을 갓는 B 영역을 분담하는 DSP의 처리시간으로 되고, 그 이외의 A, C영역을 분담하는 각DSP는 연산처리후 대기상태로 되어 어떠한 처리도 행하지 않게 된다.Therefore, in the inter-frame image encoding method and the like, if the effective hydrogen which is shared by each DSP 2 is distributed to EA, EB, and EC as shown in FIG. The required calculation time is the processing time of the DSP which shares the B area with the maximum required throughput M, and each of the DSPs which share the other A and C areas is in a standby state after the calculation process and no processing is performed.

종래의 정보부호화 장치는 이상과 같이 구성되어 있으므로, 화상내에서의 유효 화소율등과 같이 정보 밀도에 치중하고 있으며, 또 그 분포 또는 밀도등이 시간적으로 변동하는 경우 멀티프로세서 전체로서의 처리시간은 각 DSP중에서 가장 처리시간을 요한 DSP의 처리시간으로 되기 때문에 DSP 1개망의 처리효율이 낮게 된다는 문제점이 있었다.Since the conventional information encoding apparatus is constructed as described above, if the information density is focused on the information density such as the effective pixel rate in the image, and the distribution or density thereof changes in time, the processing time of the entire multiprocessor is different. There is a problem that the processing efficiency of one DSP network is low because it becomes the processing time of the DSP which takes the most processing time among the DSPs.

본 발명의 목적은 이러한 문제점을 해결하기 의해 이루어진 것으로, 멀티프로세서의 병렬구성의 처리능력을 최대한도로 활용할 수 있는 정보부호화 장치를 얻는 데 있다.An object of the present invention is to solve this problem, and to provide an information encoding apparatus that can make the most of the processing power of the parallel configuration of a multiprocessor.

본 발명에 관한 정보부호화 장치는 유효정보수가 균등하게 되도록 여러개의 프로세서에 역할분담을 명령하는 어드레스 제어신호를 출력하는 타스크 제어기와 앞서의 어드레스 제어신호에 따라서 자기의 역할의 정보를 메모리에서 입력하여 처리하는 여러개의 프로세서를 갖는 것이다.The information encoding apparatus according to the present invention processes a task controller for outputting an address control signal for instructing roles to be distributed to multiple processors so that the number of valid information is equal, and inputs and processes the information of its role from a memory in accordance with the above address control signal. To have multiple processors.

본 발명에 의한 정보부호화 장치에 의하면, 각 프로세서의 처리정보수가 균등하게 되기 때문에 프로세서블럭 전체로서의 소요처리 시간은 최대한도로 가까울 때까지 단축된다.According to the information encoding apparatus according to the present invention, since the number of processing information of each processor is equalized, the required processing time for the entire processor block is shortened until it is as close as possible.

다음에 도면에 도시한 실시예에 따라서 본 발명을 더욱 상세하게 설명한다.Next, the present invention will be described in more detail with reference to the embodiments shown in the drawings.

제1도는 본 발명에 의한 정보부호화 장치의 1실시예로써의 화상부호화 장치의 1예를 도시한 것이다.1 shows an example of an image encoding apparatus as one embodiment of an information encoding apparatus according to the present invention.

제1도에 있어서, 입력데이타(1)은 입력메모리 1∼3(6)에 입력된다. 한편, 타스크 제어기(7)은 입력메모리 1의 내용에서 유효화소수를 판단해서 DSP1, DSP2, DSP3의 각각이 부호화 처리하는 분담을 결정해서 어드레스 제어신호(8)로써 DSP1, DSP2 및 DSP3의 각각에 제어신호를 출력한다.In Fig. 1, input data 1 is input to input memories 1 to 3 (6). On the other hand, the task controller 7 judges the number of effective pixels in the contents of the input memory 1, determines the sharing of each of the DSP1, DSP2, and DSP3 encoding processing, and controls each of the DSP1, DSP2, and DSP3 as the address control signal 8. Output the signal.

이 어드레스 제어신호(8)을 입력한 DSP1, DSP2 및 DSP3은 각각 입력메모리1, 입력메모리2 및 입력메모리3에 어드레스(9)를 발생하고 자기가 처리해야할 데이타(10)을 리드한 후 사전에 설정된 프로그램에 따라서 부호화 처리를 행한다. DSP1, DSP2 및 DSP3은 처리를 완료하면 각각의 처리완료 데이타를 출력용메모리(11)로 출력하고, 출력용 메모리(11)은 DSP 블럭의 모든 데이타를 리드하면 처리완료 데이타(5)를 출력하여 다음의 DSP 블럭등으로 전송한다.DSP1, DSP2 and DSP3 inputting this address control signal 8 generate an address 9 in the input memory 1, the input memory 2 and the input memory 3, respectively, and read in advance the data 10 to be processed. The encoding process is performed according to the set program. DSP1, DSP2, and DSP3 output the completed data to the output memory 11 when the processing is completed, and the output memory 11 outputs the processed data 5 when all the data of the DSP block is read. Transfer to a DSP block, etc.

이때, 각 DSP(2)는 DSP(2)에서 처리대상으로 되는 유효화소수가 균등하게 되도록 타스크 제어기(7)에 의해서 제어되어 있으므로, 화상부호화 처리시간은 각각 처리시간차가 최초로 되도록 제어된다.At this time, since each DSP 2 is controlled by the task controller 7 so that the number of effective pixels to be processed in the DSP 2 is equal, the image encoding processing time is controlled so that the processing time difference is the first.

즉, 제6도(b)에 도시한 바와 같은 유효 화소수의 화상을 부호화 처리하는 경우 제2도(a)에 도시한 바와 같이 유효 화소수가 비교적 작은 A 영역을 A'로 확대하고, 마찬가지로 비교척 유효 화소수가 작은 C영역을 C'로 확대하며, 반대로 유효 화소수가 큰 B영역을 B'로 축소하도록 타스크 제어기(7)이 연산배분하고, 그것에 따른 어드레스 제어신호(8)을 각각의 DSP1, DSP2 및 DSP3에 부여한다. 예를들면, DSP1에는 영역 A'의 화상데이타를 리드해서 부호화처리해야할 어드레스 제어신호(8)을 부여하면 DSP1은 영역 A'에 상당하는 어드레스(9)를 입력메모리(1)에 발생하여, 그에 상당하는 데이타를 입력하고 정해진 프로그램에 의해 화상부호화 처리를 실행한다. 마찬가지로, DSP2에는 B'영역, DSP3에는 C'영역의 화상부호화 처리가 명령된다.That is, in the case of encoding the image having the effective number of pixels as shown in FIG. 6 (b), as shown in FIG. The task controller 7 computes and distributes the C region with the small number of chuck effective pixels to C ', and conversely reduces the B region with the large effective pixel number to B', and allocates the address control signal 8 accordingly to each DSP1, To DSP2 and DSP3. For example, if DSP1 is given an address control signal 8 to be encoded and processed by reading image data of the region A ', the DSP1 generates an address 9 corresponding to the region A' in the input memory 1, Input the corresponding data and execute the image encoding process by the predetermined program. Similarly, the image encoding process of the B 'area and the DSP' C 'area are commanded to DSP2.

그러면, 제2도(b)에 도시한 바와 같이 DSP1, DSP2 및 DSP3의 각각이 부호화 처리해야할 유효 화소수 EA', EB' 및 EC'는 거의 균등화되고, 화상데이타 처리의 총량은 동일로 되는 결과, 본 발명의 장치에 의한 최대소요 처리량 M'는 종래의 최대소요 처리량 M보다 충분히 작은 M'＜M으로 되는 관계로 되어 DSP블럭당의 소요처리시간이 단축된다.Then, as shown in FIG. 2 (b), the effective number of pixels EA ', EB', and EC 'to be encoded by each of DSP1, DSP2, and DSP3 is almost equalized, and the total amount of image data processing becomes the same. The maximum required throughput M 'by the apparatus of the present invention becomes M' <M sufficiently smaller than the conventional maximum required throughput M, so that the required processing time per DSP block is shortened.

제3도는 프레임간 부호화장치를 3단의 DSP 블럭의 계속 접속에 의해 구성한 것으로 각 DSP 블럭에서 실행하는 처리는 제4도에 도시하는 내용으로 한다.FIG. 3 shows an inter-frame coding apparatus constructed by continuous connection of three DSP blocks. The processing executed in each DSP block is shown in FIG.

DSP 블럭1(12)에는 입력데이타(1)을 입력하고 차분신호를 구한 후, 유효/무효판정 처리를 행하여 화상데이타내 유효 화소수 분포를 구하여 그 정보를 타스크 제어기(7)로 보낸다. 타스크 제어기(7)은 그 정보에 따라서 DSP 블럭2(13)의 각 DSP의 분담이 균등하게 되도록한 어드레스 조정을 지시하는 어드레스 제어신호(8)을 송출한다.The DSP block 1 (12) inputs the input data (1), obtains a difference signal, performs valid / invalid determination processing, obtains a distribution of the effective number of pixels in the image data, and sends the information to the task controller (7). The task controller 7 transmits an address control signal 8 that instructs address adjustment so that the sharing of each DSP in the DSP block 2 13 is equalized in accordance with the information.

DSP 블럭2(13)내의 각 DSP는 상술한 바와 같이 리드 어드레스를 조정하여 처리를 행한다.Each DSP in the DSP block 2 (13) performs a process by adjusting the read address as described above.

DSP 블럭3(14)에 대해서도 마찬가지이다.The same applies to the DSP block 3 (14).

또한, 상기의 실시예에서는 화상데이타내의 영역별 유효 화소분포에 따라서 DSP 처리분담영역의 제어를 행하는 예를 나타냈지만, 본 발명은 그것에 한정되는 것은 아니고, 예를들면 일반적인 전송정보의 수량분포등에 따라서 피드백에 의해 DSP 분담제어를 행할 수가 있다.In addition, in the above embodiment, an example is shown in which the DSP processing share area is controlled in accordance with the effective pixel distribution for each area in the image data. However, the present invention is not limited thereto, and, for example, in accordance with the general distribution of quantity of transmission information. The DSP sharing control can be performed by the feedback.

본 발명은 이상 설명한 바와 같이 여러개의 프로세서 DSP의 처리분담을 적절하게 제어하는 구조로 하였으므로, 각 DSP의 처리가 균등하게 되어 불필요한 대기시간이 저감되어 장치 전체로서의 처리능력이 향상되는 효과를 얻을 수 있다.As described above, the present invention has a structure for appropriately controlling the processing sharing of a plurality of processor DSPs, so that the processing of each DSP is equalized, unnecessary waiting time can be reduced, and the processing capacity of the entire apparatus can be improved. .

Claims

A memory for storing and transmitting input information, a task controller that obtains the number of valid information from the information to be processed, and outputs an address control signal for dividing the information to be processed appropriately so that the number of valid shared information can be equalized. An information encoding apparatus comprising a plurality of digital signal processing processors which input an address control signal of a task controller to adjust an address of a shared area to be processed, read information from the memory, execute encoding processing, and output the processing result. .