KR920004338B1

KR920004338B1 - 반도체 칩의 보호회로

Info

Publication number: KR920004338B1
Application number: KR1019890014928A
Authority: KR
Inventors: 장득수
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-10-17
Filing date: 1989-10-17
Publication date: 1992-06-01
Also published as: KR910008870A

Abstract

내용 없음.

Description

반도체 칩의 보호회로

제 1 도는 종래 CMOS 로직의 칩내에 구성되는 칩 보호 회로도.

제 2 도는 종래 바이폴라 로직의 반도체 칩내에 구성되는 칩 보호 회로도.

제 3 도는 종래의 반도체 칩내에서 나타나는 전류 대 전원 특성곡선도.

제 4 도는 본 발명의 실시예를 나타낸 블록다이어그램도.

제 5 도는 본 발명의 실시 회로도.

제 6 도는 본 발명의 반도체 칩내에서 나타나는 전류 대 전원 특성 곡선도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 보호회로 2 : 출력 보호회로

3 : 파워 보호회로 4 : 내부회로

D1 - D4 : 다이오드 D5 : 다이오드(기생용)

ZD1, ZD2 : 제너다이오드 Rin :입력저항

RP : 저항

본 발명은 반도체 칩에 관한 것으로, 특히 과전압의 공급 또는 외부에서 인가되는 정전기로부터 보호할 수 있는 회로가 반도체 칩내에 내장되게 한 반도체 칩의 보호회로에 관한 것이다. 최근의 반도체 소자는 고집적화 및 고스피드화 되어가는 추세에 있으며, 반도체 칩내에 형성되는 보호회로는 주로 입,출력측에 구성되어 입,출력축에 인가되는 과전압에 대하여는 보호를 하고 있으나, 파워에 대한 보호회로가 실현되고 있지 못한 실정이었다. 따라서 과도한 파워에 의하여 반도체집적소자의 접합(junction)파괴 도는 래치업(Latch-up)현상으로 칩이 파괴되어 시스템자제에 많은 손해(damage)를 줄뿐 아니라 사용자가 반도체 칩 사용시 많은 주위를 요하게 되는 것이었다. 특히, 반도체칩의 파워단자가 인체와 접촉되는 경우에 생기는 정전기에 대한 보호 회로가 없기 때문에 보오드(Board)제작후에 발생되는 고장으로 수율을 크게 저하되는 원인이 되는 것이었다.

본 발명은 이와같은 문제점을 해결하기 위한 것으로 본 발명의 목적은 반도체 칩의 입, 출력단자에 인가되는 과전압 또는 정전기에 대하여 내부회로를 보호하고, 전원측에 인가되는 과전압 도는 정전기에 대하여도 내부회로를 보호할 수 있는 반도체칩의 보호회로를 제공하고자 하는 것이다. 다른 목적은 바이폴라 로직레벨 및 MOS 로직 레벨에 대하여 각기 다른 보호 회로를 구성시킬 필요가 없는 회로를 제공하고자 하는 것이다.

본 발명의 특징은 입력단자 및 내부회로 사이에 구성되어 발생되는 과전압 또는 정전기를 방전시키는 입력보호 수단과, 출력단자 및 내부회로 사이에 구성되어 발생되는 과전압 또는 정전기를 방전시키는 출력보호 수단과, 내부회로의 전원측 및 접지측 사이에 구성되어 발생되는 과전압 또는 정전기를 방전시키는 파워 보호 수단과, 파워안정화회로를 포함한 반도체칩의 보호회로에 있는 것이다. 이와같은 특징을 달성하기 위하여는 SCR의 트리거전압과 접합파괴전압 이상의 바이어스 범위에서도 칩을 보호하도록 전원측 및 접지측 사이에 파워보호 수단을 삽입하여 정전기 및 래치업에 강하게 하고 칩이 인체에 접속시 발생되는 수율을 개선할 수 있게한 것이다.

이하 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제 1 도는 종래 CMOS로직의 반도체칩내에 구성되는 칩보호회로를 나타내고 있다. 입력단자(IN) 및 내부회로(4) 사이에는 입력보호회로(1)가 구성되고 입력 보호회로(I)는 전류 제한을 저항(RIN) 및 방향성 통로를 형성하는 다이오드(D1),(D2)로 구성된다. 그리고 내부회로(4) 및 출력단자(OUT) 사이에는 출력 보호회로(2)가 구성되고 출력 보호회로(2)는 방향성 통로를 형성하는 다이오드(D3),(D4)로 구성된다. 여기서 다이오드(D5)는 전원(VCC)측과 접지(GND)측에 형성되는 기생 다이오드로서 반도체 제조공정중에 필연적으로 생기게 된다. 미설명부호 VCC는 전원측이고 GND는 접지측이다. 제 1 도에는 전원(VCC)측과 내부회로(4) 사이에 보호회로 및 접지(GND)측과 내부회로(4) 사이에 보호회로가 구성되어 있지 아니한 것을 나타내고 있다.

이와같이 구성된 CMOS로작용 반도체칩에서 입력단자(IN)에 과전압이 공급되는 경우에 입력보호회로(1)의 다이오드(D1)를 통하여 전원(VCC)측으로 흐르게 되고, 출력단자(OUT)에 과전압이 인가되는 경우에는 출력보호회로(2)의 다이오(D3)를 통하여 전원측(VCC)으로 흐르게 되어 과전압의 입,출력시 보호할 수 있게 된다.

여기서 입,출력단자(IN)(OUT)에 과전압이 인가되는 경우에 전원(VCC)측은 상대적으로 "-"로서 접지 상태이다.

같은 원리로 입력단자(IN)와 접지(GND)사이의 네가티브전압이 인가되는 경우에 각각 과전압은 방전하게 된다.

또한 전원(VCC)에 대한 접지(GND)측에 과전압이 인가되는 경우에 입출력보호회로(1),(2)의 다이오드(D1),(D2),(D3),(D4)를 통하여 전원(VCC)측으로 흐르게되고 기생다이오드(D5)에 의하여 전원(VCC)측으로 흐르게 되어 접지측에서 생기는 과전압에 대하여 보호를 할 수 있으나 전원(VCC)측에서 인가되는 과전압은 바로 내부회로(4)에 인입되어 집접소자를 파괴시키는 원인이 되는 것이었다.

제 2 도는 종래 바이폴라 로직의 반도체칩내에 구성되는 칩 보호회로도로서, 입력단자(IN) 및 내부회로(4) 사이에는 입력 보호회로(1)가 구성되고 입력 보호회로(1)는 전류제한용 저항(RIN) 및 정전압용 제너다이오드(ZD1)로 구성된다. 그리고 내부회로(4) 및 출력단자(OUT) 사이에는 출력 보호회로(2)가 구성되고 출력 보호회로(2)는 정전압용 제너다이오드(ZD2)가 구성된다. 여기서 다이오드(D5)는 전원(VCC)측과 접지(GND)측에 형성되는 기생다이오드로서 반도체 제조공정중에 필연적으로 생기게 된다. 제 2 도의 회로에서도 전원(VCC)측과 내부회로(4) 사이에 보호회로 및 접지(GND)측과 내부회로(4)사이에 보호회로가 구성되어 있지 아니한 것을 나타내고 있다.

이와같은 구성된 바이폴라로직용 반도체칩에서 입력단자(IN)에 과전압이 공급되는 경우에 입력보호회로(1)의 제너다이오드(ZD1)에 의하여 일정전압 이상은 접지(GND)로 흐르게 하고 출력단자(OUT)에 과전압이 공급되는 경우에는 출력보호회로(2)의 제너다이오드(ZD2)에 의하여 일정전압 이상이 접지로 흐르도록 하여 보호하고 있다. 또한 전원(VCC)에 대한 접지(GND)측에서 생기는 과전압은 기생다이오드(D5)를 통하여 전원(VCC) 측으로 흐르도록 하여 과전압이 내부회로(4)에 인가되는 것을 방지할 수가 있으나 전원(VCC) 측에서 인가되는 과전압은 직접 반도체소자의 내부회로(4)에 인입되어 실시되는 것을 방지할 수가 없는 것이었다.

제 1 도 및 제 2 도의 회로에서 P,N접합을 이루고 있는 기생다이오드(D5)는 내부의 내부회로(4)의 P,N 접합과 연결되어 SCR의 구조가 형성된다. 따라서 P,N 접합파괴전압(VBR)이 SCR의 트리거전압(VBS)이상의 바이어스가 전원(VCC)측에 인가되는 경우에 SCR은 턴온되고 P,N 접합에서 역파괴전압(breakdown voltage)이 흐르게 되어 제 3 도의 특성곡선(A),(B),(C)과 같이 과전류가 흐르게 된다. 이러한 형태의 과전류는 반도체칩 내부네 트리거되는 SCR부위 또는 P,N접합 부위에서 발생되는 줄 효과(Joule effect)에 의하여 열이 발생되어 메탈몰딩의 파손 또는 접합파괴가 되는 원인이 되는 것이었다. 즉, 제 3 도의 회로에서와 같이 CMOS로직용 반도체칩 도는 MOS로직용 반도체칩에서 펀치스루(punch thorough) 전압(BVDSS)이 P,N 접합 파괴전압(VBR)또는 SCR트리거전압(VBS)보다 낮을 경우에는 약한 파괴전압(soft break-down voltage)에 형성되므로 반도체칩에 손상을 덜입게 되나, 실제로 반도체칩에 있어서, P, N 접합파괴전압(VBR), SCR트리거전압(VBS), 펀치스루전압(BVDSS)이 거의 같은 전압영역에서 형성하게 된다. 또한 전원(VCC)측과, 입, 출력단자측에 정전기가 인가되는 경우에는 대부분의 전하의 통로는 접지(GND)측을 통하게 되나 제 1 도 및 제 2 도의 회로에서는 전원측과 접지측으로 전류통로가 없기 때문에 낮은 전하의 정전기가 공급되는 경우에도 바로 내부회로(4)에 공급되어 손상을 가져오게 되는 것으로 작업시 인체에서 발생되는 정전기에 의하여 반도체칩이 파괴되는 원인이 되는 것이었다.

제 4 도는 본 발명의 실시예를 나타내는 블록다이어그램도로서 불안정한 파워전원 및 인체에 접속시에 발생될수 있는 칩의 파괴를 보호하는 회로를 나타내고 있다. 입력단자(IN)와 내부회로(4) 사이에는 입력보호회로(1)가 형성되고 내부회로(4)와 출력단자(OUT) 사이에는 출력보호회로(2)가 형성된다.

그리고, 내부회로(4)에 연결되는 전원(VCC)측과 접지(GND)측 사이에는 파워보호회로(3)가 형성되게 구성시킨다. 여기서 파워보호회로(3)는 제 3 도의 잔류특성도에서 각각의 P,N 접합파괴전압(VBR), SCR 트리거전압(VBS), 펀치스루전압(BVDSS)보다 낮은 범위에서 전원(VCC)레벨이 유지되도록 구성하고 동작범위는 전원(VCC)의 트리거전원(Vtg)이상이 유지되도록 구성한다. 이때 파워보호회로(3)는 제너다이오드, 다이오드, 일반적인 트랜지스터의 펀치스루 전압보다 낮은 범위에서 동작하는 펀치스루용 트랜지스터들로서 구성될 수 있으며 서어지전류의 레벨이 따라서는 저항을 사용할수도 있다.

제 5 도는 본 발명의 실시회로도로서 파워보호회로(3)를 제너다이오드와 저항으로 구성한 CMOS 회로를 나타내고 있다. 여기서 입력단자(IN)와 내부회로(4) 사이에 구성되는 입력보호 회로(1)는 제 1 보호회로(1-1) 및 제 2 보호회로(1-2)로 구성된다. 그리고 내부회로(4)와 출력단자(OUT) 사이에 구성되는 출력보호회로(2)는 제 1 보호회로(2-1) 및 제 2 보호회로(2-2)로 구성된다. 내부회로(4)의 전원(VCC)측과 접지측(GND) 사이에는 파워보호회로(3)가 구성되고 파워보호회로(3)에 병렬로 기생다이오드(D5)가 연결되는 것으로 기생다이오드(D5)는 반도체 제조공정중에 필연적으로 생기게 된다. 상기한 제 1 보호회로(1-1)는 펀치스루 MOS 트랜지스터(MPT1), (MPT2)로 구성되어 입력되는 포지티브성분의 과전압에 대하여 MOS 트랜지스터(MPT2)에 의하여 네가티브성분의 과전압에 대하여는 MOS 트랜지스터 (MPC1)에 의하여 내부회로(4)를 보호하고, 그리고 제 2 보호회로(1-2)는 다이오드(D1),(D2)로 구성되어 제 1 도와 같은 원리로 입력측을 보호하게 된다. 출력측의 제 1 보호회로(2-1)는 펀치스루 MOS트랜지스터(MPT3),(MPT4)로 구성되며 제 2 보호회로(2-2)는 다이오드(D3),(D4)로 구성되어 입력측과 같은 원리로 출력측을 보호하게 된다. 그리고 상기 파워보호회로(3)는 전류제한용 저항(RP), 정전압공급용 제너다이오드(DZ1), (DZ2)로 구성되어 전원(VCC)레벨을 결정하고 반도체칩이 보호되게 구성한다. 파워보호회로(3)는 제너다이오드(DZ1),(DZ2) 대신에 일반다이오드, 펀치스루트랜지스터등을 사용할 수 있으며, 서어지(surge)전류레벨에 따라 저항을 사용할 수도 있다. 제 5 도의 회로에서는 제너다이오드에서 역전압의 파괴전압(breakdown) 영역을 사용하여 일정한 전원이 공급되게 하였으며, 원하는 전원(VCC)레벨이 따라 제너다이오드를 직렬로 추가 연결시킬수 있다.

이와같이 구성된 본 발명에서 입력단자(IN)로 인가되는 과전압이 입력회로(1)의 전류제한을 저항(RP)를 통하여 인가되면 "+"방향의 과전압은 MOS 트랜지스터 (MPT1) 및 다이오도(D1)를 통하여 전원(VCC)측으로 흐르게 되고 "-"방향의 과전압은 MOS 트랜지스터(MPT2) 및 다이오드(D2)를 통하여 접지(GND)측으로 흐르게 된다. 그리고 입력단자(IN) 및 출력단자(OUT) 대비하여 전원(VCC)측에 정전기가 인가되는 경우 입력단자(IN), 출력단자(OUT), 신속히 방전시켜 내부회로(4)에 정전기가 인가되는 것을 방지할 수가 있는 것으로 상기 입, 출력단자로 방전되는 경우에 펀치스루 MOS 트랜지스터(MPT1),(MPT3)를 통하여 방전하게 된다. 그리고 접지측(GND)으로 방전되는 경우에는 파워보호회로(3)의 제너다이오드(DZ1),(DZ2)를 통하여 접지축으로 방전시킬수가 있는 것으로 전원측에 인가되는 과전압 및 정전기에 대하여 내부회호(4)를 보호할 수 있는 것이다. 이를 제 6 도의 특성곡선으로 살펴보면 곡선(B)가 본 발명의 특징을 나타낸 특성곡선으로 래치업의 곡선(A)보다 낮은 레벨의 전원레벨(VC)에서 트리거되어 SCR의 트리거전압(VBS) 및 펀치스루(BVDSS) 지점에 도달하기 전에 파워보호회로(3)를 통하여 흐르므로서 내부회로를 보호하게 된다.

이상에서와 같이 본 발명은 입력보호회로 및 출력보호회로에서 입력단자와 출력단자 사이에서 발생되는 과도한 바이어스전압 또는 정전기에 대하여 내부회로에 인입되지 못하게 하는 바이패스 통로를 형성하여 보호할 수가 있는 것으로, 특히, 바이폴라 로직 및 MOS 로직에 대하여 각각 별도의 회로를 구성시킬 필요없이 과전압 및 정전기에 대하여 보호할 수가 있는 것이다. 따라서, 본 발명의 회로가 반도체칩내에 내장되는 경우 바이어스래치, 접합파괴, 펀치스루등에 대하여 안정될 수가 있어 시스템 내부의 보호드레벨에서 파워에 보다 강한 반도체칩을 구현할 수가 있으며, 반도체칩에 인체가 접촉되는 경우에 생기는 정전기에 대하여 보호할 수가 있어 작업수율을 크게 향상시킬수 있는 효과가 있는 것이다.

Claims

입력단자(IN) 및 내부회로(4) 사이에 구성되어 발생되는 과전압 또는 정전기를 방전시키는 입력보호수단과 ; 출력단자(OUT) 및 내부회로(4) 사이에 구성되어 발생되는 과전압 또는 정전기를 방전시키는 출력보호수단 ; 내부회로(4)의 전원 (VCC)측 및 접지(GND)측 사이에 구성되어 발생되어 과전압 또는 정전기를 방전시키는 파워보호수단과 ; 를 포함하는 반도체칩의 보호회로.
제 1 항에 있어서 입력보호수단을 구성하는 입력보호회로(1)는, 펀치스루 MOS 트랜지스터(MPT1),(MPT2)로 구성되는 제 1 보호회로(1-1)와, 다이오드,(D1),(D2)로 구성되는 제 2 보호회로(1-2)와, 입력저항(RIN)으로 구성되는 반도체칩의 보호회로.
제 1 항에 있어서 출력보호수단을 구성하는 출력보호회로(2)는, 펀치스루 MOS 트랜지스터(MPT3),(MPT4)로 구성되는 제 1 보호회로(2-1)와, 다이오드(D3),(D4)로 구성되는 제 2 보호회로(2-2)와 로 구성된 반도체칩의 보호회로.
제 1 항에 있어서 내부회로(4)의 전원(VCC)측 및 접지(GND)측 사이에 구성되는 파워보호회로(3)는, 전류제한 저항(RP) 및 제너다이오드(DZ2)로 구성시켜된 반도체칩의 보호회로.
제 1 항 또는 제 4 항에 있어서 파워보호회로(3)가 트리거되는 보호범위는 전원(VCC)의 최대값이상 및 SCR의 트리거전압(VBS) 이하로 동작되게 한 반도체칩의 보호회로.