KR920003308B1 - Method of fabricating a trench capacitor cell for a semiconductor memory device - Google Patents

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Abstract

내용 없음.No content.

Description

반도체장치의 홈형 커패시터셀의 제조방법Method of manufacturing grooved capacitor cell of semiconductor device

제1도는 본 발명에 관한 제조방법에 의하여 제조되는 반도체장치의 한 예를 표시하는 종단면 부분도.1 is a longitudinal sectional partial view showing an example of a semiconductor device manufactured by the manufacturing method according to the present invention.

제2a도 내지 2h도는 본 발명에 의한 제조방법을 표시하는 종단면 부분도.2a to 2h are longitudinal cross-sectional views showing a manufacturing method according to the present invention.

제3a도 내지 3f도는 종래의 제조방법을 표시하는 종단면 부분도.3A to 3F are longitudinal cross-sectional views showing a conventional manufacturing method.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 반도체기판 11a : 홈11: semiconductor substrate 11a: groove

12 : 산화막 13 : 폴리실리콘12: oxide film 13: polysilicon

15 : 산화막 16 : 커패시터 게이트절연막15 oxide film 16 capacitor gate insulating film

17 : 폴리실리콘 31 : 폴리실리콘17 polysilicon 31 polysilicon

본 발명은 반도체장치의 홈형 커패시터셀의 제조방법 특히 MOS(메탈 : 옥사이드, 세미컨덕터)다이나믹 메모리용에 적합한 반도체장치의 커패시터셀의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a grooved capacitor cell of a semiconductor device, in particular a method of manufacturing a capacitor cell of a semiconductor device suitable for MOS (metal: oxide, semiconductor) dynamic memory.

종래의 종류의 제조방법을 제3a도 내지 3f도에 표시한다.A conventional kind of manufacturing method is shown in FIGS. 3A to 3F.

종래의 제조방법에서는 우선 반도체기판(1)을 이방성(異方性)에 칭하는 것에 의하여 반도체기판(1)에 홈(1a)을 파고 고온산화막(2)을 퇴적시켜 직접 컨덕트(2a)를 형성한다. 다음에 직접컨덕트(2a)를 사이에 두고 반도체기판(1)과 반대의 전도형 이온에 의한 확산층(4)을 형성하고 다시 반도체기판(1)과 반대의 전도형 이온을 포함하는 폴리실리콘(3)을 퇴적한다. 그 상태가 제3a도이다.In the conventional manufacturing method, first, the semiconductor substrate 1 is called anisotropic to dig a groove 1a in the semiconductor substrate 1 and to deposit a high temperature oxide film 2 to form a conductor 2a directly. do. Next, the diffusion layer 4 is formed by the conductive ions opposite to the semiconductor substrate 1 with the direct conductor 2a interposed therebetween, and the polysilicon containing the conductive ions opposite to the semiconductor substrate 1 is formed. 3) to be deposited. The state is FIG. 3A.

그리고 제3b도에 표시하는 것과 같이 레지스트(5)를 칠하고 패터닝을 행하여 레지스트(5)를 마스크로 하여 폴리실리콘(3)을 이방성 에칭한다. 이 에칭공정에서는 우선 제3c도에 표시하는 것과 같이 홈(1a)내의 레지스트(5)를 제거하고 이방성에칭에 의하여 홈(1a)의 밑의 폴리실리콘(3)을 제거한다. 이것에 의하여 제3d도와 같이 폴리실리콘(3)을 홈(1a)의 밑부분에서 두 개로 분래한다. 그리고 제3e도와 같이 표면의 레지스트(5)를 제거한다.Then, as shown in FIG. 3B, the resist 5 is painted and patterned, and the polysilicon 3 is anisotropically etched using the resist 5 as a mask. In this etching process, first, as shown in FIG. 3C, the resist 5 in the groove 1a is removed and the polysilicon 3 under the groove 1a is removed by anisotropic etching. This separates the polysilicon 3 into two at the base of the groove | channel 1a like FIG. 3d. And the resist 5 of the surface is removed like FIG. 3E.

최후에 폴리실리콘(3)을 산화하여 엷은 산화막(6)을 형성하여 폴리실리콘(7)을 퇴적하는 것에 의하여 제3f도에 표시하는 것과 같이 폴리실리콘(3)(7)간에 전하축적용량을 형성한다.Finally, the polysilicon 3 is oxidized to form a thin oxide film 6 and the polysilicon 7 is deposited to form charge storage capacitance between the polysilicon 3 and 7 as shown in FIG. do.

상기 종래의 제조방법에서는 이상과 같이 구성되어 있으므로 제3b도의 상태에 있어서 홈(1a)속에 묻여있는 레지스트(5)는 다른 부분의 레지스트(5)보다도 막이 두텁다. 이 때문에 노광현상후에도 레지스트(5)가 제거되지 않고 홈(1a)내에 남아있는 수가 있다. 그 결과, 홈(1a)의 밑부분에 있어서의 폴리실리콘(3)을 이방성 에칭에 의하여 제거하는 경우에 남겨진 레지스트(5)가 방해를 하여 폴리실리콘(3)을 홈(1a)의 밑부분에서 완전히 두 개로 분리할 수 없는 경우가 많고, 소자간 분리를 확실하게 행할 수 없다는 문제점이 있었다.In the conventional manufacturing method, the resist 5 buried in the groove 1a in the state shown in Fig. 3b is thicker than the resist 5 in the other parts. For this reason, even after the exposure phenomenon, the resist 5 may remain in the groove 1a without being removed. As a result, the resist 5 remaining when the polysilicon 3 at the bottom of the groove 1a is removed by anisotropic etching interferes with the polysilicon 3 at the bottom of the groove 1a. In many cases, there is a problem in that it cannot be completely separated into two, and separation between elements cannot be performed reliably.

이 발명은, 상기의 문제점을 해소하고, 전하축적용량을 프로세스적으로 안정하게 형성할 수 있는 반도체 장치의 홈형 커패시터셀의 제조방법을 제공하는 것을 목적으로 하고 있다.It is an object of the present invention to provide a method for manufacturing a grooved capacitor cell of a semiconductor device which can solve the above problems and form a stable charge storage capacity in a process.

본 발명에 관한 반도체장치의 홈형 커패시터셀의 제조방법은, 다음의 공정을 포함하고 있다.The method for manufacturing a grooved capacitor cell of a semiconductor device according to the present invention includes the following steps.

① 반도체기판에 홈을 형성하고, 홈의 벽면 및 밑면에 제1의 절연층을 형성하고, 그 제1의 절연층의 표면에 제1의 도전층을 형성하는 제1공정.(1) A first step of forming a groove in a semiconductor substrate, forming a first insulating layer on the wall and bottom of the groove, and forming a first conductive layer on the surface of the first insulating layer.

② 제1의 도전층으로 둘러싸인 홈내를 제2의 절연층으로 메우는 제2공정.(2) A second step of filling the inside of the groove surrounded by the first conductive layer with the second insulating layer.

③ 제1의 도전층에 대한 에칭에 의하여 에칭되어 얻는 마스크재료로부터 이루어지는 마스크층을, 반도체기판의 윗면을 덥는것과 같이 반도체기판상에 형성하는 제3공정.(3) A third step of forming a mask layer made of a mask material obtained by etching with respect to a first conductive layer on a semiconductor substrate as if the top surface of the semiconductor substrate is covered.

④ 마스크층중에서 제1의 절연층에 대응하는 부분만을 에칭으로 제거하는 제4공정.(4) A fourth step of removing only a portion of the mask layer corresponding to the first insulating layer by etching.

⑤ 홈내에 메워진 제2의 절연층을 제거하는 제5공정.⑤ A fifth step of removing the second insulating layer filled in the groove.

⑥ 마스크층을 마스크로 하여, 홈의 밑면에 형성된 제1의 도전층과 마스크층과를 에칭하여 제거하는 제6공정.(6) The sixth step of etching by removing the first conductive layer and the mask layer formed on the bottom surface of the groove using the mask layer as a mask.

⑦ 홈내를 제3의 절연층과 제2의 절연층으로서 메우는 제7공정 더욱, 상기 제2공정은, 바람직하게는 우선 반도체기판의 윗면전면에 제2의 절연층을 형성하고, 그 위에 레지스트층을 형성하여 표면을 평탄화하고, 다시 레지스트층과 제2의 절연층과를 에지백하는 것에 의하여 홈내에만 제2의 절연층을 남기는 것으로서 행하여 진다. 또 제4공정은 바람직스럽게는 마스크층의 윗면에 레지스트층을 형성하고 패터닝을 행하고 레지스트층을 마스크로 하여 마스크층을 에칭하여 그후에 레지스트층을 제거하는 것에 의하여 행하여진다.(7) The seventh step of filling the grooves with the third insulating layer and the second insulating layer Further, in the second step, preferably, first, a second insulating layer is formed on the entire front surface of the semiconductor substrate, and the resist layer thereon. Is formed to planarize the surface and again edge-back the resist layer and the second insulating layer, thereby leaving the second insulating layer only in the grooves. The fourth step is preferably performed by forming a resist layer on the upper surface of the mask layer, patterning the layer, etching the mask layer using the resist layer as a mask, and then removing the resist layer.

상기 제6공정은 바람직하게는 이방성에칭에 의하여 행하여진다. 다시 상기 제1공정은, 바람직하게는 반도체기판윗면에 확산층을 형성하는 공정과 제1의 산화층에 있어서 확산층에 대응하는 위치에 컨덕트구멍을 형성하는 공정과를 다시 포함한다. 그리고 바라건데, 제1의 도전층는 컨덕트공을 통하여 확산층에 컨덕트하도록 형성한다. 바람직하게는 상기 마스크재료는 폴리실리콘 아멀퍼스(amorphous)실리콘 또는 질화막이다. 또, 상기 제2의 절연층은, 바람직하게는 실리콘 산화막이다.The sixth step is preferably performed by anisotropic etching. The first step preferably further includes a step of forming a diffusion layer on the upper surface of the semiconductor substrate and a step of forming a conductor hole in a position corresponding to the diffusion layer in the first oxide layer. And hopefully, the first conductive layer is formed to conduct to the diffusion layer through the conductor hole. Preferably the mask material is polysilicon amorphous silicon or nitride film. In addition, the second insulating layer is preferably a silicon oxide film.

본 발명에 관한 반도체장치의 홈형 커패시터셀의 제조방법에 의하면 제2공정에 있어서 홈내를 제2의 절연층으로 메우고 제3 및 제4공정에 있어서 마스크층을 패터닝하고, 제5공정에 있어서 홈내의 절연층을 제거하고, 그로부터 마스크층과 더불어 제1의 도전층을 에칭하여 제거하는 것이어서 홈내부에 레지스트가 남게된다는 종래의 문제점이 해소된다.According to the manufacturing method of the groove-type capacitor cell of the semiconductor device according to the present invention, the groove is filled with the second insulating layer in the second step, the mask layer is patterned in the third and fourth steps, and the groove in the fifth step is patterned. The conventional problem of removing the insulating layer and etching the first conductive layer together with the mask layer therefrom is to leave a resist inside the groove.

따라서 본 발명에 의하면 홈의 저면부에 레지스트가 남는 것이 없어지므로 홈 밑부분에 있어서 제1의 절연층을 확실히 분리하는 것이 가능하도록 된다. 즉 본 발명에 의하면 홈형 커패시터셀의 홈 밑부분에 있어서 분리가 프로세스적으로 안전하게 행하도록 된다.Therefore, according to the present invention, since no resist remains on the bottom of the groove, it is possible to reliably separate the first insulating layer at the bottom of the groove. In other words, according to the present invention, separation at the bottom of the groove of the groove-type capacitor cell is performed safely in a process.

본 발명에 관한 홈형 커패시터셀의 제조방법에 의하여 제조되는 반도체장치의 한예를 제1도에 표시한다. 제1도에 있어서 반도체기판(11)의 상부에는 홈(11a)이 파여져 있다.An example of a semiconductor device manufactured by the method for manufacturing a grooved capacitor cell according to the present invention is shown in FIG. In FIG. 1, a groove 11a is dug in the upper portion of the semiconductor substrate 11.

홈(11a)의 벽면, 밑면 및 홈(11a)가까이의 반도체 기판(11)윗면에는 산화막(12)이 형성되어 있다. 홈(11a) 의 밑면을 제외하고, 산화막(12)의 표면에는 폴리실리콘(13)이 형성되어 있다. 폴리실리콘(13)은 홈(11a)의 밑면에 형성되어있지 않는 것에 의하여 홈(11a)의 밑면에 있어서 2개로 분리되어 있다.An oxide film 12 is formed on the wall surface, the bottom surface of the groove 11a and the upper surface of the semiconductor substrate 11 near the groove 11a. The polysilicon 13 is formed on the surface of the oxide film 12 except for the bottom surface of the groove 11a. The polysilicon 13 is separated into two at the bottom of the groove 11a by not being formed at the bottom of the groove 11a.

한편 홈(11a)의 가까이에 있어서 반도체기판(11)의 상층부에는 확산층(14)이 형성되어 있다. 확산층(14)에 대응하는 위치에 있어서, 산화막(12)에는 컨덕트구멍(12a)이 형성되어 있다.On the other hand, the diffusion layer 14 is formed in the upper layer portion of the semiconductor substrate 11 near the groove 11a. At the position corresponding to the diffusion layer 14, the conductor hole 12a is formed in the oxide film 12.

상기 폴리실리콘(13)은 이 컨덕트구멍(12a)을 통하여 확산층(14)에 컨덕트하고 있다. 더욱이 홈(11a) 및 폴리실리콘(13)의 윗면에는 엷은 커패시터·게이트절연막(16)이 형성되어 있다. 다시 홈(11a)내 및 커패시터·게이트절연막(16)의 윗면에는 폴리실리콘(17)이 형성되어 있다. 이것에 의하여 홈(11a)내는 완전히 메워진 상태에 있다. 상기 구성에 의하여 홈(11a)의 중앙부에서 분리된 한쌍의 커패시터셀(9)이 형성되어 있는 것이 된다. 한쌍의 커패시터셀(9)(9)에 인접하여 반도체기판(11)위에는 스위칭트랜지스터(switching tramsistor)(10)(10)이 설치되어 있다. 스위칭트랜지스터(10)의 영역에 있어서 반도체기판(11)의 상층부에는 서로 간격을 띄운 한쌍씩의 소스드레인영역(19)이 형성되어 있다. 각 스위칭 트랜지스터(10)에 있어서, 한쪽의 소스. 드레인영역(19)은 상기 확산층(14)에 접속되어 있다. 또, 다른쪽의 소스. 드레인영역(19)은 컨덕트부(21)를 사이에 두고, 비트선(22)에 컨덕트하여 있다. 각 스위칭트랜지스터(10)의 영역에 있어서, 반도페기판윗면에는, 트랜스퍼 게이트절연막(23)이 형성되어 있다.The polysilicon 13 conducts to the diffusion layer 14 through the conductor hole 12a. Further, a thin capacitor / gate insulating film 16 is formed on the top surface of the groove 11a and the polysilicon 13. Again, polysilicon 17 is formed in the groove 11a and on the upper surface of the capacitor / gate insulating film 16. As a result, the groove 11a is in a completely filled state. According to the above configuration, a pair of capacitor cells 9 separated from the center portion of the groove 11a is formed. Switching tramsistors 10 and 10 are provided on the semiconductor substrate 11 adjacent to the pair of capacitor cells 9 and 9. A pair of source drain regions 19 spaced apart from each other are formed in the upper portion of the semiconductor substrate 11 in the region of the switching transistor 10. One source in each switching transistor (10). The drain region 19 is connected to the diffusion layer 14. Again, the other source. The drain region 19 is conducted to the bit line 22 with the conductor portion 21 therebetween. In the region of each switching transistor 10, a transfer gate insulating film 23 is formed on the upper surface of the semiconductor substrate.

또 각 한쌍의 소스.드레인영역(19)간에 있어서, 트랜스퍼 게이트 절연막(23)의 위에는 트랜스터 게이트(18)가 형성되어 있다. 이 트랜스터게이트(18)는 워드선의 일부를 형성하고 있다. 커패시터셀(9) 및 스위칭 트랜지스터(10)는 충간 절연막(20)에 의하여 씌워져 있다. 또 상기 비트선(22)은 층간 절연막(20)의 윗면을 따라 뻗는 상태로 형성되어 있다. 층간절연막(20) 및 비트선(22)의 위에는 최종보호막(24)이 형성되어 있다. 또한, 전기 폴리실리콘(13)은 반도체기판(11)과 반대의 전도형이 온을 포함한 폴리실리콘이다.Further, a transfer gate 18 is formed on the transfer gate insulating film 23 between each pair of source and drain regions 19. This transformer gate 18 forms part of a word line. The capacitor cell 9 and the switching transistor 10 are covered by the interlayer insulating film 20. The bit line 22 is formed to extend along the upper surface of the interlayer insulating film 20. The final protective film 24 is formed on the interlayer insulating film 20 and the bit line 22. In addition, the electric polysilicon 13 is a polysilicon containing a conductive ion opposite to the semiconductor substrate 11.

상기 확산층(14)은 반도체기판(11)과 역 전도형의 이온의 확산층이다. 상기 폴리실리콘(17)은 전도송 불순물이온을 포함한 폴리실리콘이다.The diffusion layer 14 is a diffusion layer of ions of reverse conductivity type with the semiconductor substrate 11. The polysilicon 17 is polysilicon containing conduction transport impurity ions.

제1도에 표시하는 커패시터셀(9)에서는, 소자분리 영역에 홈(11a)을 파고, 그곳에 폴리실리콘(13), (17)을 전극으로 하는 전하축적용량이 매입되어 있으므로 홈측벽부에서의 일체적인 전하축적용량에 의하여 큰축적용량이 확보된다. 즉, 고집적화에 의한 셀면적의 감소를 동반하는 평면적 전하축적용량의 감소는, 측벽부에서의 전하축적용량에 의하여 보충되는 것이 된다. 또 α입자에 의하여 반도체기판(11)에 생성되는 전자. 정공대(正孔對)중 전자의 영향은 컨덕트공(12a)을 사이에 두고서만 전하를 저장하고 있는 폴리실리콘(13)(17)에 미치므로서 전자의 수집효율은 낮고 소프트에러에 강한 구조로 되어 있다.In the capacitor cell 9 shown in FIG. 1, the grooves 11a are dug in the element isolation region, and the charge storage capacitors having the polysilicon 13 and 17 as electrodes are embedded therein. Large accumulation capacity is ensured by the integrated charge storage capacity. In other words, the reduction in planar charge storage capacity accompanied by the decrease in cell area due to high integration is made up by the charge storage capacity in the sidewall portion. And electrons generated on the semiconductor substrate 11 by α particles. The influence of electrons in the hole band extends to the polysilicon 13 (17), which stores electric charges only between the conductor holes 12a, so that the electron collection efficiency is low and strong against soft errors. It is structured.

다음에 본 발명에 관계되는 제조방법을 설명한다. 우선 반도체기판(11)에 대하여 이방성에 에칭하는 것에 의하여 반도체기판(11)에 홈(11a)을 판다. 그리고 고온 산화막(12)을 홈(11a)내 및 반도체기판(11)의 표면에 퇴적시켜 산화막(12)의 소정위치에 컨덕트공(12a)을 형성한다. 다음에 컨덕트공(12a)을 통하여 반도체기판(11)과 반대의 전도형이온에 의한 확산층(14)을 반도체기판(11)의 표층부에 형성한다. 다시 반도체기판(11)과 반대의 전동형 이온을 포함하는 폴리실리콘(13)을 퇴적한다. 이상태를 제2a도에 표시한다.Next, the manufacturing method concerning this invention is demonstrated. First, the groove 11a is formed in the semiconductor substrate 11 by etching anisotropically with respect to the semiconductor substrate 11. The high temperature oxide film 12 is deposited in the groove 11a and on the surface of the semiconductor substrate 11 to form the conductor hole 12a at a predetermined position of the oxide film 12. Next, through the conductor hole 12a, a diffusion layer 14 made of conductive ions opposite to the semiconductor substrate 11 is formed in the surface layer portion of the semiconductor substrate 11. Again, polysilicon 13 containing motorized ions opposite to the semiconductor substrate 11 is deposited. This state is shown in FIG. 2A.

다음에 재차 고온산화막(15)을 폴리실리콘(13)상에 퇴적시켜, 홈(11a)내에도 고온산화막(15)을 메운다. 다시, 고온산화막(15)위에 레지스트(30)를 칠하고 베이크 하는 것에 의하여 평탄화하고, 제2b도의 상태로 한다. 그리고, 레지스터(30)와 고온산화막(15)과를 동시에 에지백하는 것에 의하여, 제2c도에 표시하는 것과 같이 홈(11a)의 내부에만 고온산화막(15)을 남기로 다른 부분에서는 폴리실리콘(13)을 노출시킨다. 제2d도에 표시하는 것과 같이, 다시 폴리실리콘(31)을 퇴적하고, 레지스트(32)를 그위에 칠한다. 그리고 전사(轉寫)를 행함으로서 홈(11a)에 파묻힌 산화막(15)의 윗부분만에 있어서 레지스트(32)를 제거한다.Next, the high temperature oxide film 15 is again deposited on the polysilicon 13 to fill the high temperature oxide film 15 in the groove 11a. Then, the resist 30 is coated and baked on the high temperature oxide film 15 to make it planarized and made into the state of FIG. 2B. By simultaneously edge-backing the resistor 30 and the high temperature oxide film 15, as shown in FIG. 2C, the high temperature oxide film 15 is left only inside the groove 11a. 13). As shown in FIG. 2D, the polysilicon 31 is again deposited, and the resist 32 is painted thereon. Then, the resist 32 is removed only in the upper portion of the oxide film 15 embedded in the groove 11a by transferring.

레지스트(32)를 마스크로 하여 폴리실리콘(31)을 에칭하는 것에 의하여 홈(11a)에 파묻힌 산화막(15)위부분에 있어서 폴리실리콘(31)을 제거한다. 이 상태를 제2e도에 표시한다.By etching the polysilicon 31 using the resist 32 as a mask, the polysilicon 31 is removed from the upper portion of the oxide film 15 buried in the groove 11a. This state is shown in FIG.

레지스트(32)를 제거하고 이어서 홈(11a)내의 산화막(15)을 제거하고 제2f도의 상태로 한다. 그후에 남은 폴리실리콘(31)을 마스크로 하여 이방성에칭에 의한 에지백을 행한다. 이것에 의하여 제2g도에 표시하는 것과 같이 홈(11a)의 저면부에 있어서의 폴리실리콘(13)을 제거한다. 이 에지백에 의하여, 폴리실리콘(13)을 홈(11a) 의 저면부에서 완전히 분리할 수가 있어 소자분리가 행하여진 것이 된다.The resist 32 is removed, and then the oxide film 15 in the groove 11a is removed and brought to the state of FIG. 2f. After that, edge backing by anisotropic etching is performed using the remaining polysilicon 31 as a mask. Thereby, as shown in FIG. 2G, the polysilicon 13 in the bottom part of the groove | channel 11a is removed. By this edge back, the polysilicon 13 can be completely separated from the bottom part of the groove 11a, and element isolation is performed.

이 경우에는 레지스트가 홈(11a)내에 남는다는 문제는 생기지 않으므로 소자분리가 확실히 행하여진다. 즉 폴리실리콘(13)의 평면부에만 폴리실리콘(31)을 남기고 그것을 마스크로 하여 이방성 에칭에 의한 에지백을 행하므로서 평면부에 남은 폴리실리콘(31)에 관하여 자기에게 꼭맞는 것처럼 폴리실리콘(13)을 홈(11a)의 저면부에서 2개로 분리할 수가 있다. 따라서 종래의 노광현상을 동반하는 레지스트·마스크에 의한 에칭과 같이 홈(11a)속에 레지스트가 남는 것에 의하여 폴리실리콘(13)이 확실히 에칭되지 않는다는 문제는 해소된다.In this case, there is no problem that the resist remains in the grooves 11a, and device separation is assuredly performed. That is, the polysilicon 13 is made as if it is suitable for itself with respect to the polysilicon 31 remaining in the planar part by leaving the polysilicon 31 only on the planar part of the polysilicon 13 and performing the edge back by anisotropic etching using it as a mask. ) Can be separated into two at the bottom of the groove 11a. Therefore, the problem that the polysilicon 13 is not etched reliably by remaining a resist in the groove 11a like etching with a resist mask accompanying the conventional exposure phenomenon is solved.

더욱 제2h도에 표시한 것과 같이 폴리실리콘(13)을 산화하여 엷은 커패시터·게이트절연막(16)을 형성한다. 최후로 폴리실리콘(17)을 퇴적시켜 폴리실리콘(17)을 셀플레이트로한 전하 측정용량을 가지는 제1도와 같은 커패시터셀(9)을 형성한다.Further, as shown in FIG. 2H, the polysilicon 13 is oxidized to form a thin capacitor / gate insulating film 16. As shown in FIG. Finally, the polysilicon 17 is deposited to form a capacitor cell 9 as shown in FIG. 1 having a charge measuring capacitance with the polysilicon 17 as a cell plate.

한편, 스위칭 트랜지스터(10)에서는, 열산화에 의하여 트랜스퍼·게이트절연막(23)을 형성한다. 그리고 전극재료를 퇴적하여 전사 가공하는 것에 의하여 트랜스퍼게이트(18)를 형성한다. 반도체기판(11)의 상부에 반도체기판(11)과 반대의 전도형이온을 주입하고 열처리를 행하는 것에 의하여 확산층을 형성하는 소스.드레인영역(19)으로 한다. 또 다시 층간 절연막(20)을 퇴적함과 아울러 전가가공을 행하는 것에 의하여 컨덕트부(21)를 형성한다. 그리고 전면에 배선재료를 퇴적하여 전사 가공을 행하는 것에 의하여 비트선(22) 및 워드선(도시하지않음)을 형성한다.On the other hand, in the switching transistor 10, the transfer gate insulating film 23 is formed by thermal oxidation. The transfer gate 18 is formed by depositing and transferring the electrode material. A source / drain region 19 is formed in which a diffusion layer is formed by injecting a conductive ion opposite to the semiconductor substrate 11 and performing heat treatment on the semiconductor substrate 11. In addition, the conductor portion 21 is formed by depositing the interlayer insulating film 20 and performing preprocessing. The bit line 22 and the word line (not shown) are formed by depositing the wiring material on the entire surface and performing transfer processing.

최후로 최종보호막(24)에 의하여 전체를 감싸면 제1도에 표시하는 반도체장치를 얻을 수 있다.Finally, when the whole is covered by the final protective film 24, the semiconductor device shown in FIG. 1 can be obtained.

Claims (7)

반도체기판에 홈을 형성하고 홈의 벽면 및 저면에 제1의 절연층을 형성하고 그 제1의 절연층의 표면에 제1도의 도전층을 형성하는 제1공정과 상기 제1의 도전층으로 둘러싸인 상기 홈내를 제2의 절연층으로 파묻는 제2공정과 상기 제1의 도전층에 대한 에칭에 의하여 에칭도어 있는 마스크재료로부터 이루는 마스크층을 반도체기판의 상면을 덥는것과 같이 반도체기판상에 형성하는 제3공정과 상기 마스크충중 상기 제1의 절연층에 대응하는 부분만을 에칭으로 제거하는 제4공정과 상기 홈내에 파묻힌 상기 제2의 절연층을 제거하는 제5공정과 상기 마스크층을 마스크로 하여 상기 홈의 상기 홈의 저면에 형성된 전기 제1의 도전층과 상기 마스크층과를 에칭하여 제거하는 제6공정과 상기 홈내를 제3의 절연층과 제2의 절연층과로 파묻는 제7공정과를 포함하는 반도체장치의 홈형 커패시터셀의 제조방법.The first step of forming a groove in the semiconductor substrate, forming a first insulating layer on the wall surface and the bottom of the groove, and forming a conductive layer of FIG. 1 on the surface of the first insulating layer and surrounded by the first conductive layer A mask layer formed of a mask material etched by the second step of embedding the inside of the groove into the second insulating layer and the etching of the first conductive layer is formed on the semiconductor substrate as if covering the upper surface of the semiconductor substrate. A third step, a fourth step of removing only a portion of the mask corresponding to the first insulating layer by etching, a fifth step of removing the second insulating layer buried in the groove, and the mask layer as a mask A sixth step of etching and removing the first electrically conductive layer and the mask layer formed on the bottom surface of the groove of the groove, and the seventh of burying the inside of the groove with the third insulating layer and the second insulating layer. Process and include The method for producing the groove-like capacitor cell of the semiconductor device. 제1항에 있어서, 상기 제2공정은 우선 반도체 기판의 상면전면에 상기 제2의 절연층을 형성하고 그 위에 레지스트층을 형성하여 표면을 평탄화하고 다시 레지스트층과 제2의 절연층과를 에지백하는 것에 의하여 상기 홈내에서만 상기 제2의 절연층을 남기는 것에 의하여 행하여지는 반도체장치의 홈형 커패시터셀의 제조방법.The method of claim 1, wherein the second process first forms the second insulating layer on the upper surface of the semiconductor substrate, and then forms a resist layer thereon to planarize the surface, and then to edge the resist layer and the second insulating layer. A method of manufacturing a groove-type capacitor cell of a semiconductor device, which is performed by leaving the second insulating layer only in the groove by whitening. 제2항에 있어서, 상기 제4공정은 전기 마스크층의 상면에 레지스트층을 형성하고 패터닝을 행하여 레지스트층을 마스크로 하여 상기 마스크층을 에칭하여 그후에 레지스트층을 제외하는 것에 의하여 행하여지는 반도체장치의 홈형 커패시터셀의 제조방법.The semiconductor device according to claim 2, wherein the fourth step is performed by forming a resist layer on the upper surface of the electric mask layer, patterning the same, etching the mask layer using the resist layer as a mask, and then removing the resist layer. Method of manufacturing grooved capacitor cell. 제3항에 있어서 상기 제1공정은 반도체기판 상면에 확산층을 형성하는 공정과 상기 제1의 산화층에 있어서 상기 확산층에 대응하는 위치에 컨덕트구멍을 형성하는 공정과를 다시 포함하고 상기 제1의 도전층은 상기 컨덕트구멍을 통하여 상기 확산층에 컨덕트하도록 형성되는 제3항 기재의 반도체장치의 홈형 커패시터셀의 제조방법.4. The method of claim 3, wherein the first step further includes forming a diffusion layer on an upper surface of the semiconductor substrate and forming a conductive hole in a position corresponding to the diffusion layer in the first oxide layer. A method for manufacturing a grooved capacitor cell of the semiconductor device according to claim 3, wherein the conductive layer is formed to conduct to the diffusion layer through the conductor hole. 제4항에 있어서, 상기 제6공정은 이방성에칭에 의하여 행하여지는 반도체장치의 홈형 커패시터셀의 제조 방법.The method of manufacturing a grooved capacitor cell of a semiconductor device according to claim 4, wherein the sixth step is performed by anisotropic etching. 제1항에 잇어서 상기 마스크재료는 폴리실리콘아멀퍼스실리콘 또는 질화막인 반도체장치의 홈형 커패시터셀의 제조방법.The method of manufacturing a grooved capacitor cell of a semiconductor device according to claim 1, wherein the mask material is polysilicon amorphous silicon or a nitride film. 제1항에 있어서 상기 제2의 절연층을 실리콘 산화막인 반도체장치의 홈형 커패시터셀의 제조방법.The method of claim 1, wherein the second insulating layer is a silicon oxide film.
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