KR920002535B1 - Vertical direction magnification circuit in pip - Google Patents

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Abstract

The circuit includes a dual port memory (61) and a microprocessor. A memory data timing generating circuit (62) adjusts the timing of digital video signals to supply them to the dual port memory (61). A memory write address signal generating circuit (63) generates write address signals during the storing of PIP (picture-in-picture) data into the dual port memory (61). A memory read address signal generating circuit (64) generates read addresses during the reading of PIP data from the dual port memory (61), and a memory address selector (65) selects read/write signals in accordance with the signals of a write/read mode selecting terminal (651) to supply them to the dual port memory (61). The circuit expands the vertical width of PIP, while maintaining the resolving power.

Description

픽처-인-픽처에서의 수직방향 확대회로Vertical Expansion Circuit in Picture-In-Picture

제1도는 듀얼포트 메모리의 뱅크 구성도.1 is a bank configuration diagram of a dual port memory.

제2도는 PIP에 있어서 메인화면에 대한 서브화면 표시예시도.2 shows an example of sub-screen display on the main screen in the PIP.

제3도는 확대화면 표시예시도.3 is an enlarged screen display example.

제4도는 비월주사에 의한 확대화면 예시도.4 is an exemplary view of an enlarged screen by interlaced scanning.

제5도는 PIP 확대화면의 라인구성 순서도.5 is a flow chart of the line configuration of the PIP enlarged screen.

제6도는 본 발명에 따른 블럭도.6 is a block diagram according to the present invention.

제7도는 본 발명에 따른 제6도의 메모리 리드 어드레스 발생회로(64)의 구체회로도.7 is a detailed circuit diagram of the memory read address generation circuit 64 of FIG. 6 according to the present invention.

제8도는 본 발명에 따른 PIP 확대 메모리 리드순서 개략도.8 is a schematic diagram of a PIP expansion memory lead sequence according to the present invention.

제9도는 본 발명에 따른 실시 타이밍도.9 is an implementation timing diagram according to the present invention.

본 발명은 칼라 텔레비젼 및 브이티알 시스템의 픽처-인-픽처(이하 ＂PIP＂라 칭함)에 있어서 PIP의 리드(Read)화면의 확대 방법에 관한 것으로, 특히 PIP로 입력되는 아나로그 영상 신호를 디지탈 데이타로 변환하여 메모리에 저장하고 상기 디지탈화된 PIP용 영상 신호를 그대로 메인 화면에 삽입하는 것이 아니라 수직 해상도를 충분히 살린 후 확대하여 표시(Zoom 기법)하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of enlarging a read screen of a PIP in picture-in-picture (hereinafter referred to as " PIP ") of color television and VTIAL systems. The present invention relates to a circuit for converting data into a memory and inserting the digitalized PIP image signal into a main screen as it is, rather than using the vertical resolution to enlarge the display.

PIP에 있어서 듀얼포트램을 많이 사용하여 왔음은 본원 출원인이 출원한 특허출원 제88-10702호에 상세히 기술되어 있다. 특히 PIP의 경우에는 화면을 1화면의 주사선 수인 265.5개중에서 1/3만을 샘플링하여 64라인만을 메모리에 저장하고, 이를 메인화면에 맞추어 표시하도록 되어 있었다.The use of a large number of dual port RAMs in PIP is described in detail in patent application No. 88-10702 filed by the present applicant. In particular, in the case of PIP, only one third of the 265.5 scanning lines of one screen is sampled, and only 64 lines are stored in the memory and displayed according to the main screen.

여기서 메인화면과 서브화면의 정확한 표시를 위하여 메인화면의 비월주사에 대한 1프레임에 2개의 필드 즉, 짝수(even)필드, 홀수(odd)필드중 하나의 필드에 맞추어서 리드하게 되는데, 곧 메인의 짝수필드의 디스플레이시에 PIP 화면용 메모리 신호중에서 짝수필드를 리드하여 디스플레이 하도록 되어 있었다. 이때 듀얼포트램은 올바른 화면을 표시하기 위해서 짝수필드를 저장하는 제1라인(64) 저장부와, 홀스필드를 저장하는 제2라인(64) 저장부로 구성된 총 128라인을 저장할 수 있는 저장부가 요구된다. 그러나 움직이는 화면에 의한 화면의 깨어지는 것을 방지하기 위해서는 상기 제1, 2저장부의 2배인 256라인을 저장하는 메모리가 요구된다. 그런데 상기한 듀얼포트 메모리는 상기한 조건을 충분히 만족할 수 있는 것으로 그 구성은 256라인X256샘플X4비트 즉, 256E DRAM의 구조이며, 패스트 리드 출력포트인 SAM 포트를 갖는 2개의 포트형태로 구성되어 있기 때문에 상기 조건을 충분히 커버할 수 있다. 따라서 PIP 개발시에는 이러한 상기 이유로 인하여 듀얼포트램을 제1도와 같이 64라인을 한 단위로 하여 4개 블럭(혹은 뱅크)으로 구분하여 총 4개의 필드(2개의 프레임)분의 데이타를 저장토록하였다.In order to display the main screen and the sub screen correctly, one frame of interlaced scanning of the main screen is read in accordance with one of two fields, that is, an even field and an odd field. In the display of the even field, the even field is read out from the memory signal for the PIP screen. In this case, the dual port RAM requires a storage unit capable of storing a total of 128 lines including a first line 64 storage unit for storing even fields and a second line 64 storage unit for storing horse fields in order to display a correct screen. do. However, in order to prevent the screen from being broken by the moving screen, a memory for storing 256 lines, which is twice the first and second storage units, is required. However, the dual port memory can satisfy the above conditions. The dual port memory has 256 lines X 256 samples X 4 bits, or 256 E DRAM, and has two port types having a SAM port which is a fast read output port. Therefore, the above conditions can be sufficiently covered. Therefore, during the PIP development, the dual port RAM is divided into four blocks (or banks) with 64 lines as a unit as shown in FIG. 1 to store data for a total of four fields (two frames).

상기 PIP로 표시될 서브(Sub)화면은 그 화면이 짝수필드이냐, 홀수필드이냐에 따라 듀얼포트 메모리에 0번째 어드레스 라인부터 255번째 라인까지 계속 해당 라인에 맞추어 메모리의 라이트를 진행하고, 메인화면의 짝수, 홀스필드에 맞추어서 이들 데이타를 1 : 1로 읽어내면 PIP 화면이 메인화면의 일부가 되도록 하였다. 상기 PIP 동작원리를 제2도을 참조하여 간단히 설명하면, (2A)의 MBC 방송의 홀수화면 주사선과, (2B)의 MBC 방송의 짝수화면 주사선의 화상 데이타를, (2C)의 듀얼포트 메모리의 제1, 2뱅크(BA0,BA1)에 PIP의 수직, 수평동기신호에 따라 기록하고, 상기 제1, 2뱅크(BA0,BA1)의 1프레임 데이타를 (2D)와 같이 디스플레이 할시 메인화면의 수직, 수평동기신호에 의해 메인의 해당필드에 맞게 듀얼포트 메모리로부터 해당 필드의 데이타를 리드하여 디스플레이하도록 하였다. 즉, 메인이 짝수이면 PIP는 제1도의 4개의 뱅크(BA0,BA3)중 현재 라이트가 진행되지 않는 프레임중에서 짝수 라인의 64라인의 데이타를 서브화면에 나타나도록 하였다.The sub screen to be displayed in the PIP is written to the memory according to the line from the 0th address line to the 255th line in the dual port memory according to whether the screen is an even field or an odd field. If you read these data as 1: 1 evenly according to even field and horse field, the PIP screen becomes part of the main screen. The PIP operation principle will be briefly described with reference to FIG. 2. FIG. 2 shows the image data of the odd screen scanning line of MBC broadcasting of (2A) and the even screen scanning line of MBC broadcasting of (2B), and the dual port memory of (2C). Records the first and second banks BA0 and BA1 according to the vertical and horizontal synchronization signals of the PIP, and displays one frame data of the first and second banks BA0 and BA1 as shown in (2D). According to the horizontal synchronization signal, the data of the corresponding field is read from the dual port memory and displayed according to the corresponding field of the main. That is, if the main is an even number, the PIP causes the data of 64 lines of even lines to appear on the sub screen among the frames in which the current writing is not performed among the four banks BA0 and BA3 of FIG.

상기한 바와 같이 짝수, 홀수로 구분된 비디오 PIP 데이타를 듀얼포트 메모리 뱅크에 저장하게 되면, 이를 이용하여 확대(Zoom)을 할 수 있는데, 즉 제2도(2D)에서와 같이 메인이 KBS 방송화면이고, 서브가 MBC 방송화면일 경우 MBC 화면을 가로 2배, 세로 2배로 확대하고 제3도와 같이 같은 라인을 듀얼포트 메모리(3A)에서 2번씩 읽어내면 (3B)와 같이 디스플레이가 가능해지나, 확대를 이런방법으로 진행시키면 제4도와 같은 문제점이 발생된다. 즉, 현행 텔레비젼의 방식인 비월주사에 의하여 메인화면(KBS)이 짝수/홀수필드에서 바뀌면서 진행되고, 이에 맞추어 짝수/홀수의 서브화면이 나타나는데, 이때 확대를 단순히 같은 라인을 2번 읽게되면 제4도에서 도시한 바와 같은 PIP 화면내의 라인 구성을 갖게 된다. 따라서 짝수[1]와 홀수[2]의 두줄의 내용이 같은 것이면[1]odd, [1]even, [1]odd, [1]even으로 구성되는 4라인이 확대에 의하여 원래의 2배가 된다. 만일 [1]odd, [1]even의 내용이 다를경우 예를들어, 빨리 움직이는 장면의 경우 필드마다 화면이 많이 바뀌게 되어 듀얼포트 메모리(4A)의 even 뱅크 및 odd 뱅크의 내용이 많이 다를때에는 [1]odd, [1]even, [1]odd, [1]even의 4줄은 가운데가 끊어진 형태로 발생된다. 상기한 문제점 때문에 일반적인 확대를 진행할 때에는 even 뱅크, 혹은 odd 뱅크중에서 1개만을 선택하여 이러한 라인을 총 4번 디스플레이하는 형태를 제5도와 같이 위해 왔었다.([1]odd,[1]odd,[1]odd,[1]odd의 형태). 그러나 이 방법도 근본적인 해결을 보지 못했고 계속 끊어지는 화면으로 나타나는 등 문제가 있었다.As described above, when even and odd video PIP data are stored in the dual port memory bank, zooming can be performed using this. That is, as shown in FIG. If the sub is an MBC broadcast screen, the MBC screen is enlarged 2 times horizontally and 2 times vertically. If the same line is read twice from the dual port memory 3A as shown in Fig. 3, the display is possible as shown in (3B). Proceeding in this manner causes the same problem as in FIG. That is, the main screen (KBS) is changed in the even / odd field by interlaced scanning, which is the current TV method, and the even / odd subscreen appears accordingly. It has a line configuration in the PIP screen as shown in the figure. Therefore, if the contents of two lines of even [1] and odd [2] are the same, the four lines composed of [1] odd, [1] even, [1] odd, and [1] even are doubled as the originals by enlargement. . If the contents of [1] odd and [1] even are different, for example, in the case of fast-moving scenes, the screen changes a lot from field to field. When the contents of even bank and odd bank of dual port memory (4A) differ greatly, 4 lines of 1] odd, [1] even, [1] odd, and [1] even occur in the middle. Due to the above problems, when the general expansion is performed, only one of the even banks or the odd banks is selected to display these lines four times in total as shown in FIG. 5. ([1] odd, [1] odd, [ 1] odd, [1] odd form). However, this method also had problems, such as not seeing a fundamental solution and showing a continuous screen.

따라서 본 발명의 목적은 수평만 확대시 라인의 확대에 의하여 2번씩 읽되, 매 필드마다 듀얼포트 메모리의 읽은 숫자가 [1]odd

Figure kpo00001
[1]odd
Figure kpo00002
[1]even
Figure kpo00003
[1]even이 되도록 듀얼포트 메모리 리드 뱅크를 1필드내에서 변경하여 중간에서 끊어지는 현상을 제거할 수 있는 회로를 제공함에 있다.Therefore, an object of the present invention is to read twice by the enlargement of the line when only horizontally enlarged, the number of reads of the dual-port memory in each field [1] odd
Figure kpo00001
[1] odd
Figure kpo00002
[1] even
Figure kpo00003
[1] The present invention provides a circuit capable of eliminating the break in the middle by changing the dual port memory lead bank within one field to be even.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제6도는 본 발명에 따른 블록도로서, 듀얼포트 메모리(61)와, 단자(621)를 통해 입력되는 디지탈 비디오 신호가 타이밍이 조절되어 상기 듀얼포트 메모리(61)와 연결된 데이타 버스를 통해 용이하게 입력 저장되도록 하는 메모리 데이타 타이밍 발생회로(62)와, 서브 수직/수평동기신호단(SVS,SHS)의 입력동기신호에 따라 상기 듀얼포트 메모리(61)의 PIP 데이타 저장시 라이트 어드레스신호를 발생하는 메모리 라이트 어드레스 신호 발생회로(63)와, 메인 수직/수평동기신호단(MVS,MHS)의 입력동기신호에 따라 상기 듀얼포트메모리(61)로부터 PIP 데이타를 읽어 디스플레이시 정상 및 확대 모드선택단(641)과 PIP 위치 설정단(642)의 신호에 의해 리드 어드레스 신호를 발생하는 메모리 리드 어드레스 신호 발생회로(64)와, 상기 메모리 리드/라이트 어드레스 신호 발생회로(63,64)의 출력단과 연결되어 라이트 및 리드 모드선택단(651)의 신호에 따라 리드/라이트 어드레스 신호를 선택하여 상기 듀얼포트 메모리(61)의 어드레스 신호로 공급하는 메모리 어드레스 선택기(65)와, 상기 듀얼포트 메모리(61)의 리드 및 라이트에 따른 제어 신호(

Figure kpo00004
Figure kpo00005
)를 발생하는 메모리 제어 신호 발생회로(66)로 구성된다.6 is a block diagram according to an embodiment of the present invention, in which a timing of a digital video signal input through a dual port memory 61 and a terminal 621 is adjusted to facilitate the data bus connected to the dual port memory 61. A write address signal is generated when the PIP data of the dual port memory 61 is stored in accordance with the memory data timing generation circuit 62 and the input synchronization signal of the sub vertical / horizontal synchronization signal terminals SVS and SHS. When the PIP data is read from the dual port memory 61 according to the memory write address signal generating circuit 63 and the input synchronization signals of the main vertical / horizontal synchronization signal terminals (MVS, MHS), the normal and enlarged mode selection stages ( A memory read address signal generation circuit 64 which generates a read address signal by the signal of the 641 and the PIP positioning terminal 642; and the memory read / write address signal generation circuit. A memory address selector 65 connected to the output terminals of 63 and 64 to select a read / write address signal according to the signals of the write and read mode selection stage 651 and supply the read / write address signal as an address signal of the dual port memory 61; And, the control signal according to the read and write of the dual port memory 61 (
Figure kpo00004
Figure kpo00005
Memory control signal generation circuit 66 for generating < RTI ID = 0.0 >

제7도는 본 발명에 따른 제6도의 메모리 리드 어드레스 신호 발생회로(64)의 구체회로도로서, 상기 메인 수평동기신호단(MHS)의 메인 수평동기신호를 2분주하여 확대 클럭을 발생하는 디플립플롭(DF1)과, 상기 메인 수평동기신호와 상기 디플립플롭(DF1)의 출력을 마이콤으로부터 정상 및 확대모드 선택단(641)의 입력에 따라 PIP 화면확대에 따른 클럭을 선택하는 제1멀티플렉셔(MUX1)와, 메인 수직동기신호단(MVS)에 의해 리세트되어 PIP 위치를 지정하는 PIP 위치설정단(642)의 신호와 상기 제1멀티플렉셔(MUX1)의 선택된 클럭을 입력하여 리드 어드레스 신호를 발생하는 제1카운터(CNT1)와, 상기 메인 수직동기신호를 카운트하여 뱅크 선택용 제1신호(B1)를 발생하는 제2카운터(CNT2)와, 상기 디플립플롭(DF1)의 출력과 상기 제2카운터(CNT2)의 출력을 상기 정상 및 확대모드선택단(641)의 선택에 따라 뱅크 선택용 제2신호(B2)를 발생하는 제2멀티플렉셔(MUX2)로 구성된다.FIG. 7 is a detailed circuit diagram of the memory lead address signal generating circuit 64 of FIG. 6 according to the present invention. The flip-flop generates an enlarged clock by dividing the main horizontal synchronization signal of the main horizontal synchronization signal terminal MHS by two. A first multiplexer for selecting a clock according to the PIP screen enlargement according to the input of the normal and enlarged mode selection terminal 641 from the microcomputer to the output of the main horizontal synchronization signal and the deflip-flop DF1; MUX1), the signal of the PIP positioning terminal 642 reset by the main vertical synchronization signal terminal MVS to designate the PIP position, and the selected clock of the first multiplexer MUX1 are inputted to receive a read address signal. The first counter CNT1 generated, the second counter CNT2 generating the bank selection first signal B1 by counting the main vertical synchronization signal, and the output of the flip-flop DF1 and the first counter. 2 counter (CNT2) output in the normal and enlarged mode Depending on the choice of taekdan 641 consists of a second multiple flexure (MUX2) for generating a second signal (B2) for bank selection.

제8도는 본 발명에 따른 PIP 확대 메모리 리드 순서 개략도이다.8 is a schematic diagram of a PIP enlarged memory read order according to the present invention.

제9도는 본 발명에 따른 실시타이밍 예시도로서 (9a)는 메인 수직동기신호 파형이고, (9b)는 메인수평 동기신호 파형이며, (9c)는 정상시 PIP가 표시되는 위치의 리드제어 파형이고, (9d)는 확대시 PIP가 표시되는 위치의 리드제어 파형이다.9 is an exemplary timing diagram according to the present invention, where 9a is a main vertical synchronizing signal waveform, 9b is a main horizontal synchronizing signal waveform, and 9c is a read control waveform at a position where a PIP is normally displayed. (9d) is a read control waveform at the position where the PIP is displayed when enlarged.

따라서 본 발명의 일실시예를 상기 도면을 참조하여 상세히 설명하면, 듀얼포트 메모리(61)를 제1도와 같이 64로우씩 4개의 뱅크로 구분하여 전기한 바와 같이 짝/홀수 필드에 따라 2개의 프레임을 저장할 수 있도록 정의한다.Therefore, an embodiment of the present invention will be described in detail with reference to the drawings. The dual port memory 61 is divided into four banks of 64 rows as shown in FIG. Define so that it can be stored.

듀얼포트 메모리(61)의 메모리 어드레스 라인은 6개 LSB의 어드레스와 상위 2비트의 뱅크 선택어드레스로 구별된다. PIP의 정상 사이즈 디스플레이시는 제9도의 (PC)와 같이 PIP 위치설정단(642)을 통해 설정되는 PIP의 표시 위치(윈도우)에 따라 메모리 리드 어드레스 신호 발생회로(64)에서 어드레스가 발생된다. 이때 상기 PIP의 표시위치 신호는 제7도의 PIP 위치설정단(642)의 신호와 같으므로 제1카운터(CNT1)를 인에이블(EN)한다. 그리고 정상 및 확대모드 선택단(641)이 ＂하이＂일때는 메인수평동기신호단(MHS)의 수평동기신호를 선택하여 제1카운터(CNT1)으로 입력할 시 6비트를 카운팅하는데, 초기 메인 수직동기신호단(MVS)의 메인 수직동기신호에 의해 제1카운터(CNT1)는 리세트된다. 이에따라 제1카운터(CNT1)가 수평동기신호를 카운팅함에 따라 듀얼포트 메모리(61)의 메모리 리드 어드레스를 하나씩 증가시켜 간다.그리고 메인 수직동기신호단(MVS)의 메인 수직동기신호를 제2카운터(CNT2)에서 2비트카운트하여 뱅크 선택용 제1, 2뱅크선택 신호단(B1,B2)으로 상기 제2카운터(CNT2)와 제2멀티플렉셔(MUX2)에서 뱅크선택 신호를 발생한다. 이때 또한 정상 및 확대 모드 선택단(641)이 ＂하이＂이면 제2카운터(CNT2)의 출력을 제2멀티플렉셔(MUX2)에서 선택하여 제2뱅크선택 신호(B2)를 출력한다. 따라서 제1-4뱅크를 차례로 선택할 수 있다. 상기 제6도의 메모리 리드 어드레스 신호 발생회로(64)의 구체회로인 제7도에서 발생한 듀얼포트 메모리(61)의 어드레스 신호가 메모리 어드레스 선택기(65)에서 리드 및 라이트모드별로 선택되어 인가되며, 제어 신호발생회로(66)에서 발생되는 제어 신호(

Figure kpo00006
Figure kpo00007
)에 의해 리드되어 출력되므로 원하는 위치에 PIP 화면이 디스플레이 된다.The memory address lines of the dual port memory 61 are divided into six LSB addresses and upper two bits of bank selection addresses. In the normal size display of the PIP, an address is generated in the memory lead address signal generation circuit 64 in accordance with the display position (window) of the PIP set via the PIP positioning terminal 642 as shown in FIG. 9 (PC). At this time, since the display position signal of the PIP is the same as the signal of the PIP positioning terminal 642 of FIG. 7, the first counter CNT1 is enabled (EN). When the normal and enlarged mode selection stage 641 is “high”, it selects the horizontal synchronization signal of the main horizontal synchronization signal terminal (MHS) and counts 6 bits when inputting it to the first counter (CNT1). The first counter CNT1 is reset by the main vertical synchronization signal of the synchronization signal terminal MVS. Accordingly, as the first counter CNT1 counts the horizontal synchronization signal, the memory lead address of the dual port memory 61 is increased by one. Then, the main vertical synchronization signal of the main vertical synchronization signal terminal MVS is increased by the second counter. The bank select signal is generated by the second counter CNT2 and the second multiplexer MUX2 to the bank select first and second bank select signal terminals B 1 and B 2 by counting two bits in the CNT2. At this time, when the normal and enlarged mode selection stage 641 is “high”, the output of the second counter CNT2 is selected by the second multiplexer MUX2 to output the second bank selection signal B2. Therefore, you can select 1-4 banks in sequence. The address signal of the dual port memory 61 generated in FIG. 7, which is a concrete circuit of the memory read address signal generation circuit 64 of FIG. 6, is selected and applied for each read and write mode in the memory address selector 65. The control signal generated by the signal generation circuit 66 (
Figure kpo00006
Figure kpo00007
) Is read and output, so the PIP screen is displayed at the desired position.

한편, 확대시는 PIP 위치설정단(642)의 제9도의(9d)와 같이 2배의 펄스폭(윈도우)을 갖도록 제1카운터(CNT1)를 카운트되도록 인에이블한다. 그리고 정상 및 확대모드 선택단(641)이 ＂로우＂가 되어 제1, 2멀티플렉셔(MUX1,MUX2)는 디플립플롭(DF1)의 메인 수평동기신호의 2분주한 신호를 선택하여 제1카운터(CNT1)에 입력하면 상기 (9d)파형과 같이 해당 윈도우에서 6비트를 카운팅하므로 어드레스 신호를 증가시켜 듀얼포트 메모리(61)에 인가한다. 상기 메인 수직동기신호를 제2카운터(CNT2)에서 카운팅한 신호 즉, 뱅크선택 신호인 제1뱅크선택 신호단(B1)과, 상기 디플립플롭(DF1)의 출력단(Q)의 신호를 뱅크선택용 제2뱅크선택 신호단(B2)으로 제2멀티플렉셔(MUX2)에서 선택하여 뱅크선택 신호를 만들어 낸다.On the other hand, at the time of enlargement, the first counter CNT1 is counted so as to have a double pulse width (window) as shown in FIG. 9D of the PIP positioning terminal 642. In addition, the normal and enlarged mode selection stage 641 becomes the low level, so that the first and second multiplexers MUX1 and MUX2 select a signal divided by two of the main horizontal synchronization signal of the deflip-flop DF1 to counter the first counter. If it is input to (CNT1), 6 bits are counted in the window as shown in the waveform (9d). Therefore, the address signal is increased and applied to the dual port memory 61. The bank selects a signal obtained by counting the main vertical synchronization signal at the second counter CNT2, that is, a signal of the first bank selection signal terminal B1, which is a bank selection signal, and the signal of the output terminal Q of the flip-flop DF1. The second bank select signal terminal B2 is selected by the second multiplexer MUX2 to generate a bank select signal.

즉, 확대 신호가 마이콤(도시하지 않았음)으로부터 입력되면 리드제어를 위한 PIP 위치설정 신호(9d)는 2배가 되고, 메인 수평동기신호를 디플립플롭(DF1)에서 2분주한 거승로 클럭을 사용하여 제1카운터(CNT2)가 6비트로 카운트한다. 이에따라 확대시는 메인 수직동기신호 내부에서 메인 수평동기신호 단위로 바꿔 디스플레이되도록 하므로 제1도의 듀얼포트 메모리(61)의 제1-4뱅크(BA0-BA3)를 홀수필드의 [1]odd→[1]even→[2]odd→[2]even 순서로 읽고, 짝수필드는 [1]odd→[1]even→[2]odd→[2]even의 순서로 읽어 제8도와 같이 나타낼 수 있다.That is, when an enlarged signal is input from the microcomputer (not shown), the PIP positioning signal 9d for read control is doubled, and the clock is divided into two multipliers of the main horizontal synchronous signal from the flip-flop DF1. The first counter CNT2 counts 6 bits. Accordingly, when enlarged, the first vertical bank BA0-BA3 of the dual port memory 61 of FIG. 1 is replaced with [1] odd → [ 1] even → [2] odd → [2] even, and even fields can be read in the order [1] odd → [1] even → [2] odd → [2] even .

상술한 바와 같이 4개의 필드를 저장하는 메모리와 이를 디스플레이하는 화상처리장치의 확대 또는 수직 방향확대시(n배라 하면, n＞2인 경우) 메모리 리드뱅크를 1필드내에서 변경하여 수직방향으로 확대하되, 수직 해상도를 충분히 살리면서 중간에 끊어지는 현상을 제거한 올바른 화면을 구성하는 이점이 있다.As described above, when the memory for storing four fields and the image processing apparatus displaying the same are enlarged or vertically enlarged (n times, n> 2), the memory lead bank is changed within one field and enlarged vertically. However, there is an advantage in configuring the correct screen without removing the intermittent phenomenon while maintaining the vertical resolution sufficiently.

Claims (2)

듀얼포트 메모리(61)와, 마이콤을 구비한 픽처-인-픽처에서의 수직방향 확대회로에 있어서, 단자(621)를 통해 입력되는 디지탈 비디오 신호가 타이밍이 조절되어 상기 듀얼포트 메모리(61)와 연결된 데이타 버스를 통해 용이하게 입력 저장되도록 하는 메모리 데이타 타이밍 발생회로(62)와, 서브 수직/수평동기 신호단(SVS,SHS)의 입력동기신호에 따라 상기 듀얼포트 메모리(61)의 PIP 데이타 저장시 라이트 어드레스 신호를 발생하는 메모리 라이트 어드레스 신호 발생회로(63)와, 메인 수직/수평동기신호단(MVS,MHS)의 입력동기신호에 따라 상기 듀얼포트 메모리(61)로부터 PIP 데이타를 읽어 디스플레이시 정상 및 확대 모드선택단(641)과 PIP 위치 설정단(642)의 신호에 의해 리드 어드레스 신호를 발생하는 메모리 리드 어드레스 신호 발생회로(64)와, 상기 메모리 리드/라이트 어드레스 신호 발생회로(63,64)의 출력단과 연결되어 라이트 및 리드 모드선택단(651)의 신호에 따리 리드/라이트 어드레스 신호를 선택하여 상기 듀얼포트 메모리(61)의 어드레스 신호로 공급하는 메모리 어드레스 선택기(65)와, 상기 듀얼포트 메모리(61)의 리드 및 라이트에 따른 제어 신호(
Figure kpo00008
Figure kpo00009
)를 발생하는 메모리 제어 신호 발생회로(66)로 구성됨을 특징으로 하는 픽처-인-픽처에서의 수직방향 확대 회로.In the vertical expansion circuit in a picture-in-picture with a dual port memory 61 and a microcomputer, a timing of the digital video signal input through the terminal 621 is adjusted so that the dual port memory 61 PIP data storage of the dual port memory 61 in accordance with the memory data timing generation circuit 62 and the input synchronization signal of the sub vertical / horizontal synchronization signal terminals SVS and SHS for easy input and storage through a connected data bus. Read and display the PIP data from the dual port memory 61 according to the input signal of the memory write address signal generating circuit 63 and the main vertical / horizontal synchronization signal terminals MVS and MHS. A memory read address signal generation circuit 64 for generating a read address signal by signals of the normal and enlarged mode selection stage 641 and the PIP positioning stage 642; Is connected to the output terminals of the write / write address signal generating circuits 63 and 64 and selects the read / write address signals according to the signals of the write and read mode selection stage 651 to supply the address signals of the dual port memory 61. A memory signal selector 65 and control signals corresponding to reads and writes of the dual port memory 61;
Figure kpo00008
Figure kpo00009
And a memory control signal generating circuit (66) for generating < RTI ID = 0.0 >).≪ / RTI > 제1항에 있어서, 메모리 리드 어드레스 신호 발생회로(64)가 상기 메인 수평동기신호단(MHS)의 메인 수평동기신호를 2분주하여 확대 클럭을 발생하는 디플립플롭(DF1)과, 상기 메인 수평동기신호와 상기 디플립플롭(DF1)의 출력을 상기 마이콤으로부터 정상 및 확대모드 선택단(641)의 입력에 따라 PIP 화면확대에 따른 클럭을 선택하는 제1멀티플렉셔(MUX1)와, 메인 수직동기 신호단(MVS)에 의해 리세트되어 PIP 위치를 지정하는 PIP 위치설정단(642)의 신호와 상기 제1멀티플렉셔(MUX1)의 선택된 클럭을 입력하여 리드 어드레스 신호를 발생하는 제1카운터(CNT1)와, 상기 메인수직동기 신호를 카운트하여 뱅크 선택용 제1신호(B1)를 발생하는 제2카운터(CNT2)와, 상기 디플립플롭(DF1)의 출력과 상기 제2카운터(CNT2)의 출력을 상기 정상 및 확대모드선택단(641)의 선택에 따라 뱅크 선택용 제2신호(B2)를 발생하는 제2멀티플렉셔(MUX2)로 구성됨을 특징으로 하는 픽처-인-픽처에서의 수직방향 확대회로.2. The flip-flop (DF1) according to claim 1, wherein the memory read address signal generating circuit (64) divides the main horizontal synchronization signal of the main horizontal synchronization signal terminal (MHS) by two to generate an enlarged clock. A first multiplexer (MUX1) for selecting a clock according to PIP screen magnification according to the input of the synchronization signal and the output of the flip-flop DF1 from the micom to the normal and enlarged mode selection terminal 641, and the main vertical synchronization A first counter CNT1 that generates a read address signal by inputting a signal of the PIP positioning terminal 642 that is reset by the signal terminal MVS to designate the PIP position and the selected clock of the first multiplexer MUX1. ), A second counter CNT2 that counts the main vertical synchronization signal to generate a first signal B1 for bank selection, an output of the flip-flop DF1 and an output of the second counter CNT2. According to the selection of the normal and enlarged mode selection stage 641 Picture, which is characterized by consisting of a second multiple flexure (MUX2) for generating a second equal signal (B2) for the selected-in-circuit the vertical direction of the zoom in the picture.
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