KR920001344A - Cpu와 메인메모리 사이에 마련된 캐시메모리의 제어방식 - Google Patents

Cpu와 메인메모리 사이에 마련된 캐시메모리의 제어방식 Download PDF

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KR920001344A
KR920001344A KR1019910009104A KR910009104A KR920001344A KR 920001344 A KR920001344 A KR 920001344A KR 1019910009104 A KR1019910009104 A KR 1019910009104A KR 910009104 A KR910009104 A KR 910009104A KR 920001344 A KR920001344 A KR 920001344A
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겐이찌 이시바시
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미다 가쓰시게
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Abstract

내용 없음

Description

CPU와 메인메모리 사이에 마련된 캐시메모리의 제어방식
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시한 도면,
제2도는 제1도의 비교회로등의 입력신호를 도시한 도면,
제3도는 제1도의 제어방법을 도시한 도면.

Claims (14)

  1. CPU와 메인메모리 사이에 마련된 캐시메모리를 제어하는 캐시메모리 제어방식에 있어서, 상기 캐시메모리에 라이트하는 데이타와 어드레스를 쌍으로 해서 다수개 FIFO방시의 버퍼 메모리에 유지하는 스텝, 상기 버퍼메모리에서 리드된 다수개의 데이타와 어드레스의 쌍에서의 어드레스부의 상호 비교를 실행하는 스텝, 상기 비교결과에 따라 다수의 뱅크로 분할된 상기 캐시메모리로의 라이트 제어를 결정하는 스텝, 이 결정에 따라서 다른 어드레스를 갖는 상기 다수개의 데이타와 어드레스의 쌍을 동시에 상기 캐기메모리의 다수의 뱅크에 라이트하는 스텝을 포함하는 캐시메모리의 제어방식.
  2. 특허청구의 범위 제1항에 있어서, 상기 캐시메모리의 각 뱅크에 각각 독립된 어드레스, 데이타, 제어신호가 인가되고, 이 뱅크의 데이타의 비트수는 상기 버퍼 메모리에 유지되어 있는 데이타 어드레스 쌍내의 데이타부의 비트수와 같은 캐시메모리의 제어방식.
  3. 특허청구의 범위 제1항에 있어서, 상기 CPU는 상기 버퍼메모리를 포함한 1칩의 LSI로 구성되고, 상기 캐시메모리가 상기 LSI에 접속된 SRAM칩으로 구성되어 있는 캐시메모리의 제어방식.
  4. 특허청구의 범위 제3항에 있어서, 상기 버퍼메모리에 유지하는 상기 데이타 어드레스 쌍의 데이타부의 비트수가 64비트이고, 버퍼메모리는 2개의 데이타 어드레스 쌍을 동시에 리드하고, 상기 캐시메모리와 2개의 뱅크로 분할되고, 각 뱅크의 데이타의 비트수는 64비트로 구성되어 각 뱅크의 데이탄선과 상기 LSI의 핀이 1대 1로 접속되는 캐시메모리의 제어방식.
  5. 특허청구의 범위 제4항에 있어서, 상기 버퍼메모리에 128비트의 캐시메모리로 라이트하는 데이타를 유지할때에 상기 데이타 어드레스 쌍을 2개 사용하는 캐시메모리의 제어방식.
  6. 특허청구의 범위 제3항에 있어서, 상기 LSI내에 제1층이 캐시메모리를 포함하고, 제2층의 캐시메모리를 SRAM으로 구성하는 캐시메모리의 제어방식
  7. CPU와 메인메모리 사이에 마련된 캐시메모리를 제어하는 캐시메모리 제어방식에 있어서, 상기 캐시메모리에 라이트하는 데이타와 어드레스를 쌍으로 하여 버퍼메모리에 유지하는 스텝, 최후에 라이트를 실행한 상기 캐시메모리의 어드레스를 유지하는 레지스터를 마련하는 스텝, 상기 버퍼메모리에 리드한 데이타 어드레스 쌍의 어드레스부의 내용과 상기 레지스터의 내용을 비교하는 스텝, 상기 비교결과에 따라 상기 캐시메모리로의 라이트 제어를 결정하는 스텝을 포함하는 캐시메모리의 제어방식.
  8. 특허청구의 범위 제7항에 있어서, 상기 CPU는 상기 버퍼메모리를 포함한 1칩의 LSI로 구성되고, 상기 캐시메모리가 상기 LSI에 접속된 SRAM칩으로 구성된 캐시메모리의 제어방식.
  9. 다수의 뱅크로 분할되고, 각 뱅크를 각각 독립된 어드레스, 데이타 신호를 가지며, 각 뱅크는 각각 다수의 그룹으로 재분할되고, 각 그룹은 각각 독립된 메모리 동작 제어신호를 갖는 캐시메모리.
  10. 특허청구의 범위 제9항에 있어서, 상기 메모리 동작 제어신호로서 적어도 라이트 이네이블 신호를 각 그룹이 독립되어 갖는 캐시메모리.
  11. 특허청구의 범위 제9항에 있어서, 상기 그룹의 데이타의 비트수는 에러 정정보호를 사용하여 에러의 정정/검출을 실행하는데 최소한 필요로 하는 피트수와 같은 캐시메모리.
  12. 특허청구의 범위 제9항에 있어서, 2개의 뱅크로 분할되고, 각 뱅크는 8바이트의 데이타 폭을 가지며, 각 뱅크는 2그룹으로 재분할되고, 각 그룹은 4바이트의 데이타 폭을 가지며, 각 그룹의 데이타에는 4바이트마다 7비트나 8비트의 에러 정정 부호가 부가되어 있는 캐시메모리.
  13. CPU와 메인메모리 사이에 마련된 캐시메모리를 구비한 계산기에 있어서, 상기 캐시메모리에 라이트하는 데이타와 어드레스를 쌍으로 해서 다수개 유지하는 버퍼메모리, 상기 버퍼메모리에서 리드한 다수개의 데이타와 어드레스의 쌍에서의 어드레스부의 상호 비교를 실행하는 실행수단, 상기 실행수단에서의 비교결과에 따라 다수의 뱅크로 분할된 상기 캐시메모리로의 라이트의 제어를 결정하는 결정수단, 상기 결정에 따라서 다른 어드레스를 갖는 상기 다수개의 데이타와 어드레스의 쌍을 동시에 캐시메모리의 다수의 뱅크로 라이트 하는 라이트수단을 구비한 계산기.
  14. CPU와 메인메모리 사이에 마련된 캐시메모리를 구비한 계산기에 있어서, 상기 캐시메모리에 라이트하는 데이타와 어드레스를 쌍으로 하며 유지하는 버퍼메모리, 최후에 라이트를 실행하는 상기 캐시메모리의 어드레스를 유지하는 레지스터, 상기 버퍼메모리에서 리드한 데이타 어드레스 쌍의 어드레스부의 내용과 상기 레지스터의 내용을 비교하는 비교수단, 상기 비교수단에서의 비교결과에 따라 상기캐시메모리로의 라이트 제어를 결정하는 결정수단을 포함하는 계산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910009104A 1990-06-01 1991-05-31 Cpu와 메인메모리 사이에 마련된 캐시 메모리의 제어방식 KR100233898B1 (ko)

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