Claims (1)
어드레스(A-A15), 데이타(D-D15), 데이타메모리신호, 입출력신호, 스트로베신호, 리드라이트신호, 홀드신호를 처리하는 디지탈신호처리부(1)와, 상기 어드레스(A-A15), 데이타(D-D15)를 드라이브하는 버퍼(2)와, 상기 버퍼(2)의 데이타를 뱅크로 하여 어드레스를 발생하는 뱅크제너레이션로직(3)과, 리프레쉬의 필요 시점에서 클럭을 발생하여 상기 디지탈신호 처리부(1)에 홀드신호에 입력하여 홀드하고 일정시간 후 다시 인에이블하는 리프레쉬클럭/홀드제너레이션로직(4)과, 상기 디지탈신호처리부(1)의 홀드신호(HOLDA)에 의해 리프레쉬일때와 디렘엑세스시 일정한 콘트롤 신호를 발생함과 아울러 상기 리프레쉬 클럭/홀드제너레이션 로직(4)의 홀드를 제어하는 리프레쉬/RAS 제너레이션 로직(5)과, 상기 뱅크제너레이션 로직(3)이 어드레스, 상기 리프레쉬/RAS 제너레이션 로직(5)의 콘트롤신호를 입력하여 콘트롤신호를 발생하는 디램콘트롤러(6)와, 상기 디지털메모리, 입출력신호, 스트로베신호, 리드라이트신호를 수용하기 상기 버피(2), 뱅크제너레이션 로직(3), 디램콘트롤러(6)의 방향을 제어하는 PAL(7)과, 상기 디램콘트롤러(6)의 콘트롤신호에 의해 데이타를 액세스하는 디램(8)으로 구성하여서 된 것을 특징으로 하는 디램 액세스회로.Address (A -A15), data (D -D15), data memory signal I / O signal , Strobe signal , Lead light signal , Hold signal And a digital signal processor 1 for processing -A15), data (D A buffer 2 for driving -D15, a bank generation logic 3 for generating an address using the data of the buffer 2 as a bank, and a clock at a time point at which the refresh is required to generate a clock to generate the digital signal processor 1; Hold signal to) The input signal is held by the refresh clock / hold generation logic (4) and the digital signal processor (1) is held by the hold signal (HOLDA). In addition, the refresh / RAS generation logic 5 for controlling the hold of the refresh clock / hold generation logic 4 and the bank generation logic 3 address the control signal of the refresh / RAS generation logic 5. Input control signal DRAM controller 6 for generating a; and the digital memory I / O signal , Strobe signal , Lead light signal To control the buffy (2), bank generation logic (3), the direction of the DRAM controller 6, PAL (7), and the control signal of the DRAM controller (6) And a DRAM (8) for accessing data by means of a DRAM.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.