Claims (4)
샘플링주파수(fs)로 샘플링되어 Nbit로 양자화된 L.R각 채널의 데이타를 N/2bit의 심볼단위로 하여 L채널우수-R채널우수-L채널기수-R채널기수 순으로 순환하면서 오류정정 코드영역을 제외한 나머지 영역이 4분할된 메모리 영역에 기입함으로써 데이타를 인터리빙하는 디지탈 오디오기기의 인터리빙 회로에 있어서, 상기 샘플링 주파수(fs)를 2배주한 클럭펄스의 매 4회 카운트시 마다 메모리영역의 각 분할영역을 상기 순서에 따라 순환지정하면서 우수번째 블록 어드레스를 지정하고, 이 우수번째 블록어드레스 지정이 끝난 연후에 동일방식으로 기수번째 블록어드레스를 지정하기 위한 블록어드레스 신호 발생수단; 상기 블록어드레스 신호 발생수단의 블록어드레스의 스캔횟수를 카운트하고, 매 홀수번째 스캔시마다 인접하는두 개의 우수번째 심볼어드레스를 순차 지정하고, 매 짝수번째 스캔시마다 상기 두개의 우수번째 심볼어드레스에 교호로 인접하는 두개의 기수번째 심볼 어드레스를 순차지정하는 것을 반복 수행하기 위한 심볼 어드레스신호 발생수단; 상기 블록어드레스신호 및 심볼어드레스신호를 상기 메모리의 기입 어드레스 인에이블 신호에 따라 게이트하고 버퍼링하기 위한 출력버퍼수단; 그리고 상기 출력버퍼수단의 출력신호를 상기 클럭펄스를 소정배주한 클럭펄스에 따라 래치하기 위한 래치수단을 구비한 디지탈 오디오 기기의 인터리빙 회로.The error correction code area is circulated in order of L channel superior-R channel excellent-L channel odd-R channel odd with the data of each LR channel sampled at sampling frequency (fs) and quantized to Nbit in N / 2-bit symbol units. In an interleaving circuit of a digital audio device for interleaving data by writing a memory area divided into four divided memory areas, each divided area of the memory area is divided at every four counts of the clock pulses in which the sampling frequency fs is doubled. Block address signal generating means for designating the even-numbered block address while circularly designating in accordance with the above order, and for designating the odd-numbered block address in the same manner after this even-numbered block address designation is completed; The number of scans of the block address of the block address signal generating means is counted, and two even-numbered symbol addresses are sequentially assigned for every odd scan, and alternately adjacent to the two even-numbered symbol addresses for every even scan. Symbol address signal generating means for repetitively specifying two odd symbol addresses in sequence; Output buffer means for gate and buffering the block address signal and the symbol address signal according to a write address enable signal of the memory; And latching means for latching an output signal of said output buffer means in accordance with a clock pulse in which said clock pulse is predeterminedly distributed.
제1항에 있어서, 상기 블록어드레스신호 발생수단은 상기 클럭펄스를 카운트하여 우수 또는 기수번째 블록어드레스의 매 스캔시 마다 자동 리세트되는 카운터와, 상기 우수 영역에서 기수영역으로 점핑하기 위해 상기 카운터의 출력값에 일정수를 가산하기 위한 가산기와, 상기 가산기의 출력을 클럭펄스와 동기시키기 위한 게이트 수단으로 이루어진 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.2. The apparatus of claim 1, wherein the block address signal generating means includes a counter that counts the clock pulses and automatically resets every scan of even or odd block addresses, and jumps from the even region to the odd region. And an adder for adding a predetermined number to an output value, and a gate means for synchronizing an output of the adder with a clock pulse.
제2항에 있어서, 상기 심볼 어드레스신호 발생수단은 상기 블록어드레스신호 발생수단의 카운터의 자동리세트 펄스를 카운트하는 카운터와, 이 카운터의 출력을 상기 클럭펄스와 동기시키기 위한 게이트수단으로 이루어진 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.3. The apparatus of claim 2, wherein the symbol address signal generating means comprises a counter for counting automatic reset pulses of a counter of the block address signal generating means, and gate means for synchronizing the output of the counter with the clock pulse. An interleaving circuit of a digital audio device.
제1항에 있어서, 상기 클럭펄스는 1/4 듀티비를 가지며 이 클럭펄스의 하기기간내에서 인터리빙 동작이 수행되는 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.2. The interleaving circuit of a digital audio device according to claim 1, wherein said clock pulse has a 1/4 duty ratio and an interleaving operation is performed within the following period of the clock pulse.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.