Claims (1)
주마이콤(11a)이 주하이브리드집적소자(15a) 및 주데이타버퍼(16a)를 통해 입력되는 제어신호입력부(14)의 제어신호와 운전허가 및 지령신호를 자신의 램(11a')의 뱅크 1에 저장한 후, 클럭분주기(12)클럭신호의 고전위 영역에서 주어드레스송출부(19a)를 통해 공통램(18)에 라이트인에이블신호,아울인에이블신호를 출력함과 아울러 상기 클럭분주기(12)의 클럭신호를 칩셀렉터신호와 논리적해서 칩인에이블신호로 출력하여 상기 자신의 뱅크1에 저장된 데이타를 주데이타송출부(17a)를 통해 그 공통램(18)의 뱅크1에 라이트하고,뱅크2에 기록된 데이타를 리드하여 자신의 램(11'a)의 뱅크2에 저장하며, 종마이콤(11b)은 종하이브리드집적소자(15b) 및 종데이타버퍼(16b)를 통하여 입력되는 상기 제어신호입력부(14)의 제어신호와 운전허가 및 지령신호를 자신의 램(11b')의 뱅크1에 저장한 다음 상기 클럭분주기(12) 클럭신호의 저전위 영역에서 종어드레스송출부(19b)를 통해 상기 공통램(18)에 라이트인에이블신호,아울인에이블신호를 출력함과 아울러 상기 클럭분주기(12)의 클럭신호를 칩셀렉터신호와 논리적하여 칩인에이블신호로 출력하여 자신의 램(11b')의 뱅크1에 저장된 데이타를 종데이타송출부(17b)를 통해 그 공통램(18)의 뱅크2에 라이트하고, 뱅크2에 기록된 데이타를 리드하여 자신의 램(11b')의 뱅크2에 저장하도록 구성된 것을 특징으로 하는 엘리베이터 주.종마이콤의 데이타 전송시스템.Bank 1 of the RAM 11a 'of the RAM 11a' receives the control signal of the control signal input unit 14 and the operation permission and command signals inputted by the main microcom 11a through the main hybrid integrated element 15a and the main data buffer 16a. After the data is stored in the clock divider 12, the write enable signal is written to the common RAM 18 through the given address sending unit 19a in the high potential region of the clock divider 12. Owl Enable Signal And a chip selector signal for the clock signal of the clock divider 12. Logically Enable and Chip Enable Signal The data stored in its own bank 1 is written to the bank 1 of the common RAM 18 through the main data sending unit 17a, and the data recorded in the bank 2 is read to its own RAM 11'a. In the bank 2 of the control panel, and the slave microcom 11b owns the control signal, the operation permission and the command signal of the control signal input unit 14, which are inputted through the longitudinal hybrid integrated device 15b and the longitudinal data buffer 16b. In the bank 1 of the RAM 11b ', and then the write enable signal is written to the common RAM 18 through the longitudinal address sending unit 19b in the low potential region of the clock divider 12 clock signal. Owl Enable Signal And a chip selector signal for the clock signal of the clock divider 12. Logically Enable and Chip Enable Signal The data stored in the bank 1 of its own RAM 11b 'is written to the bank 2 of the common RAM 18 through the longitudinal data sending unit 17b, and the data recorded in the bank 2 is read to Elevator data transfer system, characterized in that it is configured to store in bank 2 of the RAM (11b ').
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.