KR910009790B1

KR910009790B1 - 멀티플렉스 시스템

Info

Publication number: KR910009790B1
Application number: KR1019870002088A
Authority: KR
Inventors: 월 터 스틸리 리
Original assignee: 에이 엠 피 인코포레이티드; 제이 엘. 사이칙
Priority date: 1986-03-10
Filing date: 1987-03-09
Publication date: 1991-11-30
Also published as: US4833672A; EP0242953A1; JPS62219797A; EP0242953B1; JPH0468661B2; EP0380188A3; KR870009568A; DE3765680D1; KR870009567A; DE3772421D1; EP0239236B1; EP0239236A1; KR910009789B1; JPS62256093A; EP0380188A2

Abstract

내용 없음.

Description

멀티플렉스 시스템

제1도는 본 발명의 멀티플렉스 시스템에 대한 양효한 실시예에의 개략도.

제2a도 및 제2b도는 제1도의 멀티플렉서 시스템에 포함된 마스터 제어기의 전기적인 개략 다이어그램.

제3도는 제2도의 마스터 제어기에 포함된 마이크로컴퓨터의 내부 컴포넌트의 개략도.

제4도는 제1도의 멀티플렉스 시스템에 포함된 원격 지국의 개략도.

제5도는 키보드에 결합된 제1도의 원격 지국중 하나에 대한 개략도.

제6도는 제1도의 멀티플렉스 시스템에 포함된 케이블의 부분 절단의 투시도.

제7도는 제6도의 케이블의 대안 형태의 단면도.

제8도는 제1도의 멀티플렉스 시스템에 대한 타이밍 다이어그램.

제9a,9b 및 9c도는 제1도의 멀티플렉스 시스템에 대한 타이밍 다이어그램.

제10a, b도, 제11a, b도 및 제12a, b도는 제2 및 3도의 마스터 제어기의 마이크로컴퓨터에 의해 실행된 소프트웨어 루틴의 흐름도.

* 도면의 주요부분에 대한 부호의 설명

20 : 마스터 제어기 50 : 원격 지국

52 : 감지기/작동기

본 발명은 다수의 원격 지국에 연결되는 마스터제어기를 포함하는 형의 멀티플렉스 시스템의 개량에 관한 것이며, 상기 시스템에서, 데이타 신호는 마스터 제어기와 원격 지국과의 사이에서 교류된다.

멀티플렉스 시스템은 마스터 제어기와 원격 작동기 또는 감지기를 상호 연결시키는데 필요한 전도체의 수를 감소시키기 위한 다양한 응용에 사용되어 왔다. 그러한 멀티플렉서 시스템에서, 마스터 제어기로부터의 명령은 원격 지국에 보내지고, 측정된 양은 응답신호로서 원격 지국에서 마스터 제어기로 보내진다. 제거기와 원격 감지기 또는 작동기의 각각 사이에 할당된 케이블을 사용하는 직접 연결 시스템과 같은 간단한 접근법으로 멀티플렉스 시스템을 효과적으로 완성시키기 위하여, 멀티플렉스 시스템이 신뢰도 있게 잡음 환경에서도 동작하는 것이 중요하다. 또한, 멀티플렉스 시스템의 원가를 최소화 시키고, 원격 지국이 특정 감지기 또는 작동기에 접합시키는데 필요한 마스터 제어기와 원격 지국의 부분들의 복잡성을 최소화시키는 것이 중요하다.

본 발명은 고데이타 전송률에서 명령 신호가 응답신호에 알맞는 시간에 효과적이고 신뢰성있게 인터리브(interleave)되도록 허락하는 멀티플렉스 감지기의 향상에 관한 것이다. 개량된 멀티플렉스 감지기는 멀티플렉스 시스템을 키보드에 인터페이스하며, 잡음 환경에서도 응답신호를 신뢰도 있게 디코드한다.

본 발명의 제1특징에 따르면, 마스터 제어기와 다수의 원격 지국을 포함하는 형의 멀티플렉스 시스템이 제공되어 있다. 각각의 원격 지국은 다수의 데이타 비트를 제어기에 전송하는 수단과 그 제어기로부터 다수의 데이타 비트를 수신하는 수단을 포함한다. 본 발명의 제1특징에 따르면, 마이크로 컴퓨터는 제어기에 포함되어 있고, 이러한 컴퓨터는 cpu와 예로, UART와 같은 인터페이스 버퍼를 포함한다. 인터페이스 버퍼에 포함된 제1수단은 다수의 제1데이타 세트가 통과되도록 동작하고, 그것의 각각은 마이크로컴퓨터와 원격 지국의 각 지국 사이를 통과한다. 상기 제1수단은 데이타 비트중 제1세트의 각각이 통과하는 동안 CPU에 독립하여 동작한다. 제2수단은 마이크로컴퓨터와 원격 지국의 각각 사이에 데이타 비트의 각 제2세트를 연속통과시키는 마이크로컴퓨터에 제공되어 있다. 데이타 비트의 제1세트의 각각은 각각의 다수 제1데이타 비트를 포함하며, 데이타 비트의 제2세트의 각각은 각각의 다수 제2데이타 비트를 포함한다. 제2 및 제2데이타 비트는 제1 및 제2수단이 동시에 동작하도록 적당한 시간에 번갈이 나타난다.

이하 설명된 양호한 실시예에서, 제1수단은 cpu가 원격 지국으로부터 응답 비트를 수신하기 위해 데이타 전도체를 모니터하는 동안 데이타 전도체를 통하여 명령 비트를 원격 지국에 전송하는 UART로서 표현되어 있다. 인접 명령 비트의 각 쌍은 스페이서 비트에 의해 분리되어 있기 때문에, UART의 동작은 응답 비트의 수신을 간섭하지 않는다. 명령 비트와 응답 비트는 비트-바이-비트 원칙을 근거로 데이타 전도체상에 인터리브 된다.

본 발명의 제1특징은 구입이 용이한 하드웨어가 고데이타 전송률에서 명령 비트와 응답 비트를 비트-바이-비트 원칙을 근거로 인터리브하는데 사용될 수 있다는 장점을 제공한다.

cpu가 응답 비트를 수신하는 동안 UART는 앞서 적재된 명령 비트의 세트를 전송하기 때문에, cpu와 UART는 독립하여 동시에 동작하여 명령 비트의 전송과 응답 비트이 수신이 동시에 이루어지는 것으로 나타난다.

본 발명의 제2특징에 따르면, 마스터 제어기와 다수의 원격 지국을 포함하는 멀티플렉스 제어기가 제공되어 있다. 제어기로부터의 명령 바이트를 원격 지국에 전송하는 수단이 제공되어 있으며, 각 명령 바이트는 다수의 명령 비트를 포함하고 있다. 또한 원격 지국으로부터의 응답 바이트를 제어기에 전송하는 수단이 제공되어 있으며, 각 응답 바이트는 다수의 응답 비트를 포함한다. 각 행 전도체와 각 열 전도체가 상호연결되도록 각각 배치되어 있는 다수의 행 전도체, 다수의 열 전도체 및 스위치의 배열을 갖고 있는 키보드는 제1원격 지국에 연결되어 있다. 다수의 신호 패턴을 행 전도체에 인가시키는 수단은 제1원격 지국에 포함되어 있고, 그러한 신호 패턴은 제1원격 지국에 의해 수신된 명령 바이트의 제1세트에 의해 결정된다. 응답 바이트의 제1세트내의 응답 바이트의 각각이 각 시간에 열 전도체상의 신호 패턴을 가리키도록 응답 바이트의 제1세트를 발생시키는 수단 또한 제1원격 지국에 포함되어 있다. 열 전도체에 인가된 신호 패턴이 행 전도체를 연속해서 조사하도록 명령 바이트의 제1세트를 발생시키는 수단은 마스터 제어기에 제공되어 있다.

본 발명의 제2특징은 주장된 형의 멀티플렉스 시스템으로 키보드를 구동시키는 아주 간단하고, 신뢰성있고 값싼 수단을 제공한다.

이하 설명되는 양호한 실시예에서, 어떤형의 변경도 원격 지국에 필요치 않으며, 마스터 제어기는 행 전도체를 조사하고, 키보드의 스위치 작동을 검출하기 위하여 열 전도체를 모니터 하도록 쉽게 프로그램될 수 있다.

본 발명의 제3특징에 따르면, 원격 지국에 의해 발생되어 반복 풀(poll)된 응답신호를 모니터하는 마스터 제어기를 포함하는 형의 멀티플렉스 시스템은 카운터를 유지시키는 수단과 함께 제공되어 있다. 폴된 응답 신호가 제1상태에 있는 각 시간에 카운터를 자동 증가시키고, 폴된 응답 신호가 제2상태에 있는 각 시간에는 카운트를 자동 감소시키는 수단 또한 제공되어 있다. 폴된 응답 신호가 카운터를 임계값에 비교하므로써 제1 및 제2상태중 선택된 상태에 있을때를 결정하고, 카운터가 임계값을 지날때를 가리키는 수단이 또한 제공되어 있다.

본 발명의 제3특징은 극단적인 잡음 환경에서 조차도 멀티플렉스 시스템의 믿을만한 동작의 관점에서 중요한 장점을 제공한다. 마스터 제어기와 원격 지국 사이의 통신이 간헐적인 기준으로 방해되는 경우에, 반복하여 폴된 응답 신호는 불규칙한 기준으로 나타났다 사라졌다 할 것이다. 본 발명의 한 양상은 시간에 대한 응답 신호를 집적하므로써 그러한 불규칙적인 응답 신호가 신뢰할 만한 방식으로 디코드되는 것을 허락한다. 이러한 접근법으로, 응답 신호의 존재는 신호대 잡음비가 거의 1대 1일때 일지라도 쉽게 판단될 수 있다. 또한 본 발명의 이러한 양상은 응답 신호의 상태가 빠른 속도로 쉽게 판단되는 것을 허락한다. 어떤 종래 기술의 시스템에서와 같이 카운트가 유지되어 있다가 응답 신호가 사라지는 때마다 리세트 된다면, 카운트는 잡음 환경에서 임계에 도달하는데는 상당히 긴 시간이 걸릴 것이다. 아래 상세히 설명된 실시예에서, 본 발명의 양상은 신뢰할 수 있게 키의 작동을 검출하는데 키보드와 함께 사용된다. 물론, 본 발명의 이러한 양상은 반복 폴된 응답 신호의 다른 형태와의 사용을 위해 쉽게 적합될 수 있다.

또 다른 목적과 부수적인 장점과 함께 본 발명 그 자체는 첨부된 도면을 참조로 설명되어 있으므로 잘 이해될 것이다.

제1도는 본 발명의 양호한 실시예에 협동하는 멀티플렉스 시스템(10)을 개략적으로 보여준다. 이러한 멀티플렉스 시스템(10)은 케이블(90)으로 다수의 원격 지국(50)에 연결되어 있는 마스터 제어기(20)을 포함한다. 원격 지국(50)의 각각은 차례로 각각의 감지기/작동기(52)에 연결되어 있다. 마스터 제어기(20)는 명령신호를 원격 지국(50)에 보내고, 차례로, 그것은 이들 명령신호를 래치하고, 감지기/작동기(52)를 제어하기 위해 그 명령 신호를 연합 감지기/작동기(52)에 보낸다. 또한, 마스터 제어기(20)는 감지기/작동기(52)에 의해 원격 지국(50)에 공급된 응답 신호에 대하여 원격 지국(50)을 폴한다. 감지기/작동기(52)는 아주 다양한 형태를 취할 수 있으며, 예로, 마스터 제어기(20)에 의해 제어되는 솔레노이드 또는 스위치, 또는 키보드, 근접 스위치 등과 같은 스위치 또는 감지기를 포함할 수도 있다.

제2a와 제2b도는 제1도의 마스터 제어기(20)의 전기적인 개략 다이어그램이다. 제2a와 제2b도에 도시된 바와같이, 마스터 제어기(20)은 마이크로컴퓨터(22), 전원(34), 위치 도그 타이머(36), 및 라인 구동기(32)를 구비하고 있다. 전원(34)은 +5VDC와 0VDC 전압을 마스터 제어기(20)의 회로에 그리고 케이블(90)을 경유하여 원격 지국(50)에 공급한다. 본 양호한 실시예에서 마이크로컴퓨터(22)는 12MHz 크리스탈에 연결된 인텔 8751 집적 회로와 같이 실행한다. 마이크로컴퓨터(22)는 라인 구동기(32)를 통하여 케이블(90)에 연결되어 있다. 다음에 상세히 설명되겠지만, 마이크로컴퓨터(22)는 케이블(90)내에 포함된 클럭 전도체(92)에 대하여 주기적인 구형파 클럭 신호를 발생시키며, 그것은 원격 지국(50)의 동작을 동기화 시키는데 사용된다. 더구나, 마이크로컴퓨터(22)는 명령 신호를 원격 지국(50)에 전송하고, 케이블(90)에 포함된 데이터 전도체(94)를 통하여 원격 지국(50)으로부터의 응답 신호를 모니터한다.

위치 도그 타이머(36)는 전도체(38,40)으로 마이크로컴퓨터(22)에 연결되어 있다. 마이크로컴퓨터(38)는 적어도 밀리세컨드마다 한번 전도체(38)에 펄스를 발생시키도록 프로그램되어 있다. 워치 도그 타이머(36)는 라인(38)에 대한 펄스를 모니터한다. 마이크로컴퓨터(22)가 선택된 시간 주기(본 실시예에서는 1밀리세컨드 보다 약간 큼)동안 라인(38)으로 펄스를 발생시키지 못한 경우에, 워치 도그 타이머(36)는 라인(40)에 마이크로컴퓨터(22)를 리세트 시키는 리세트 펄스를 발생시킨다. 마스터 제어기(20)의 콤포넌트 각각은 표준이고, 쉽게 구입할 수 있는 콤포넌트이다. 이러한 이유로 이들 콤포넌트에 대한 상세한 설명을 생략한다.

제3도는 마이크로컴퓨터(22)의 개략적인 도면이다. 제3도에서 볼 수 있는 바와같이 마이크로컴퓨터(22)는 판독 전용 메모리(24)와 랜덤 억세스 메모리(26)에 결합된 중앙처리장치 또는 cpu(23)을 포함한다. 판독 전용 메모리(24)는 종래의 식으로 cpu(23)에 의해 실행되는 프로그램을 저장하고, 메모리(26)는 변수의 저장을 위해 cpu(23)에 의해 사용된다. 마이크로컴퓨터(22)는 본 기술분야에서 UART로 널리 공지된 온보드 인터페이스 버퍼(30)을 포함한다. UART는 cpu(23)와 케이블(90)상의 데이타 전도체에 결합되어 있다. 다음에 상세히 설명되겠지만, UART는 명령 비트를 데이타 전도체에 전송하는데 사용될 수 있다. 요컨대, cpu(23)는 8-비트 바이트를 UART(30)에 적재할때, UART(30)은 시작된다. 일단 UART(30)가 시작하면, UART(30)는 cpu(23)에 의해 감시나 제어없이 앞서 적재된 8비트 바이트를 데이타 전도체로 출력 시킨다.

제4도에서 볼수 있듯이, 원격 지국(50)의 각각은 세개의 기본 부회로 즉, 어드레싱 및 게이팅 회로(54), 한 세트의 4개 명령 래치(56), 및 선택기 회로(58)를 포함한다. 선택기 회로(58)는 케이블(90)의 데이타 전도체에 결합되어 있고, 어드레싱 및 게이팅 회로(54)는 케이블(90)의 클럭 전도체에 결합되어 있다. 어드레싱 및 게이팅 회로(54)는 클럭 전도체에 대한 펄스를 카운트하고, 선정된 카운트에서 선택기(58)을 인에이블한다. 클럭 전도체에 대한 다음 8개의 클럭 신호 주기동안, 선택기 회로(58)는 케이블(90)의 데이타 전도체를 응답 입력 R0-R3와 명령 출력 C0-C3용 명령 래치에 연속 상호연결 시킨다. 선택기 회로(58)는 응답 신호가 데이타 전도체 상의 명령 신호와 교번되도록 배열되어 있다. 본 실시예에서, 데이타 전도체는 C0,R0,C1,R1,C2,R2,C3,R3 순서로 응답 입력 및 명령 출력과 연결된다. 원격 지국(50)의 상세한 회로는 계류중인 1984년 1월 3일 출원된 미합중국 특허원 제06/567,476호의 제3도에 기재되어 있다.

제4도에서 볼수 있는 바와같이, 원격 지국(50)의 각각은 +5VDC와 접지 입력을 상호연결 시키는 캐패시터(60)을 포함한다. 아래에 설명 되겠지만, 케이블(90)의 두개의 파워 전도체 사이를 연결하는 커패시티브는 노이즈 면역을 향상시키고, 데이타와 전도체 상의 고주파수 신호와 연합된 RFI와 EMI 방출을 감소시키는데 제공한다. 양호하게도, 캐패시터(60)는 0.1 마이크로파라드이며, 캐패시터는 본 실시예에서 케이블(90)의 길이를 따라 적어도 20 피트마다 접지와 +5VDC 전도체 양단에 제공되어 있다. 원격 지국(50)이 20피트 보다 더큰 간격으로 떨어져 있는 경우에 분리 캐패시터는 바람직한 캐패시티브 필터링을 제공하는데 양호하게 사용된다.

제5도는 원격 지국(50)중 하나와 키보드(70)가 연결되어 있는 것을 보여주는 개략도이다. 제5도에서 볼수 있듯이, 키보드(70)는 4개의 행 전도체(72)와 4개의 열 전도체(74)를 포함하고 있다. 각각의 스위치(76)는 행 전도체(72)와 열 전도체(74)에 의해 규정된 그리드내의 각 노드에 제공되어 있다. 각 스위치(76)는 터치 패드(touch pad)에 결합되어 있으며, 스위치(76)들이 그들의 리세트 상태에 있을때 행 전도체가 열 전도체로부터 분리되도록 본 실시예에서는 정상적으로 오픈되어 있다. 행 전도체(72)는 적당한 스위치(76)를 누르므로써 행 전도체(74)중 선택된 하나와 쇼트될 수 있다. 임의의 알맞는 키보드(70)가 사용될 수 있으며, 예로, AMP 파트 번호 923792와 923515와 같이 협동되는 AMP로써 시판된 키보드는 적당한 것으로 알려져 왔다. 물론, 행과 열 전도체의 수는 의도된 응용을 위한 필요에 따라 변경될 수 있다.

제5도에 도시되어 있듯이, 행 전도체(72)의 각각은 명령 출력 C0-C3의 각각에 연결되어 있고, 열 전도체(74)의 각각은 응답 입력 R0-R3의 각각에 연결되어 있다. 이와같이, 마스터 제어기(20)는 임의의 원하는 신호 패턴을 행 전도체(72)에 인가할 수 있고, 그후, 스위치(76)중 어느것이 활성화 되었는지를 판단하기 위해 열 전도체(74)를 모니터 할 수 있다. 아래에 상세히 설명되겠지만, 키보드(70)는 다음의 신호패턴 즉, 0111,1011,1101,1110을 행 전도체(72)상에 연속 보내므로써 조사되며, 여기서“1”은 +5VDC를 가리키고,“0”은 0 VDC를 가리킨다. 본 명세서와 청구범위에서,“행 전도체”와“행”이란 말은 조사되는 전도체를 가리키는데 사용되며, 수평 또는 수직으로 향해질 수 있다. 유사하게,“열 전도체”와“열”이란 말은 감지되는 전도체를 가리키는데 사용된다.

제6도는 본 실시예의 케이블(90)의 부분에 대한 투시도를 보여준다. 케이블(90)은 두개의 동축 케이블을 갖고 있다. 이들 동축 케이블은 각각 클럭 및 데이타 전도체인 중심 전도체(92,94)를 포함한다. 전도체(92 및 94)의 각각은 저손실 절연체(96)로 둘러싸여 있고, 저손실 절연체(96)은 각각 외장 전도체(98,100)로 둘러싸여 있으며, 외장 전도체(98,100)는 +5VDC에 연결되어 있고, 또한 마스터 제어기(20)의 접지 단자에 연결되어 있다. 외장 전도체(98,100)은 돌출 절연체(102)내에 끼워져 있다. 절연체(102)는 키(104)가 케이블(90)의 극성을 가리키도록 규정한다.

양호하게, 클럭 및 데이타 전도체(92,94)는 약 14AWG이고 파워 및 접지 전도체(98,100)는 비교적 큰 단면(약 12AWG)을 갖고 있는 동축 브레이드이다. 접지 전도체(100)는 마스터 제어기(20)에 의해 접지되어 있으므로, 데이타 전도체(94)를 위한 뛰어난 차폐를 제공한다. 파워 전도체(98)는 캐패시터(60)에 의해 접지 전도체(100)에 용량적으로 결합되어 있기 때문에, 파워 전도체(98)는 훌륭한 차폐를 제공한다. 내부 전도체(92,94)와 외장 전도체(98,100) 사이의 유전체는 양호하게 폴리에틸렌과 같은 저손실, 저유전 상수물질이다. 외부절연체(102)는 메카니컬, 코스트 및 환경 요인을 분석하여 선택되야만 한다. 많은 응용에서 PVC는 외부 절연체(102)로 사용하기에 충분히 적합하다.

상기 지적했듯이, 고주파수 구형파 신호는 클럭 및 데이타 전도체(92,94)와 외장 전도체(98,100)에 전송되고, 본 실시예에서 그들은 다음과 같은 3개의 중요한 기능을 제공한다: (1) 그들은 파워를 원격 지국(50)에 전송하고, (2) 그들은 노이즈로부터 클럭 및 데이타 전도체(92,94)를 차폐하며, (3)그들은 클럭 및 데이타 전도체(92,94)에 의해 방송되는 것으로부터 초과적인 EMI 및 RFI 방해를 방지한다. 원격 지국(50)은 AMP 파트번호 228752-1로서 협동하는 AMP로 표시된 저프로필 동축탭과 같은 종래의 접속자를 사용하므로써 케이블과 상호연결될 수 있다.

제7도는 케이블(90)의 대안 실시예(90′)를 보여준다. 제7도의 실시예에서, 클럭 및 데이타 전도체(92′,94′)는 간격을 둔 평행 파워 및 접지 전도체(98′,100′)사이에 위치해 있다. 전체의 조립체는 극성을 가리키는 키(104′)를 포함하는 절연체(102′)에 의해 둘러싸여 있다. 케이블(90′)에서, 파워 및 접지 전도체(98′,100′)는 클럭 및 데이타 전도체(92′,94′)를 실제로 둘러싸고 있기 때문에, 외장 전도체(98,100)의 차폐 효과와 비슷하게 훌륭한 차폐를 제공한다. 물론, 다른 실시예에서도 상술한 차폐의 장점이 제공되도록 파워 및 접지 전도체가 데이타 및 클럭 전도체를 둘러싸는 다른 형이 사용될 수 있다.

제8도에서 심볼 RS0,RS1,…,RS15는 마스터 제어기(20)가 원격 지국(0,1…,15)과 각각 통신하는 동안 버스트 주기를 가리키는데 사용된다. 예로, 버스트 주기(RS0)동안 마스터 제어기(20)는 4개의 명령 비트 C0-C4를 원격 지국(0)에 전송하고, 데이타 전도체(94)를 통하여 원격 지국(0)으로부터 4개의 응답 비트 R0-R3을 수신한다. 제8도에서, 심볼 1B는 인터버스트 주기를 가리키는데 사용되며, 상기 인터버스트 주기는 본 실시예에서 5마이크로 세컨드의 지속기간이다. 인터버스트 주기는 연속해서 어드레스된 원격 지국에 대한 버스트 주기의 각 인접쌍 사이에 끼워져 있다.

제8도에 도시된 바와같이, 마스터 제어기(20)에 의해 실행된 프로그램의 각 완성 싸이클의 주기는 본 실시예에서 503 마이크로 세컨드이다. 초기 208 마이크로 세컨드 동안, 4개의 명령 비트와 4개의 응답 비트는 원격 지국(50)의 각각과 마스터 제어기(20)의 사이에 교환된다. 초기 주기동안, 마스터 제어기(20)는 단지 후의 처리를 위해 원격 지국으로부터 수신된 응답 비트를 저장한다. 싸이클의 제2부분은 처리 주기이고, 그것은 본 실시예에서 295 마이크로 세컨드 동안 지속된다. 처리 주기 동안, 마스터 제어기(20)는 원격 지국(50)에서 수신된 응답 비트를 처리하고, 차기 싸이클동안 원격 지국에 보내지는 명령 비트를 판정한다. 이 싸이클은 마스터 제어기(20)의 동작동안 연속 반복된다.

폴링 주기 동안 실행되는 루틴은 응답 비트 R0-R3를 전속하는데 UART(30)를 사용하고, 명령 비트 C0-C3를 판독하는데 cpu(23)를 사용한다. 제9a도 내지 제9c도는 버스터와 인터버스트 주기의 타이밍을 설명한다. 제9a도에 도시된 바와같이, 케이블(90)의 클럭 전도체(92)상의 클럭 신호는 본 실시예에서 1MHz 주파수를 갖는 구형파이다. 논의의 목적을 위해, 제9a도의 클럭 신호의 연속 주기는 t1-t15로 표시되어 있다. 클럭 신호는 원격 지국(50)에 대한 시간 슬롯의 시퀀스를 규정한다.

제9b도 및 제9c도에서 볼수 있는 바와같이, UART(30)는 명령 비트 C0,C1,C2,C3를 포함하는 명령 바이트를 시간 슬롯 t1,t3,t5 및 t7동안 전송한다. 또한 명령 바이트는 데이타 라인이 논리하이 상태로 구동되는 스페이서 비트를 포함한다. 이들 스페이서 비트중 하나는 시간 슬롯 t2,t4,t6,t8 내에 명령 신호 C0-C3의 각각을 따른다. 동시에 UART(30)에 의한 C0-C3의 전송으로, cpu(23)는 각 시간 슬롯 t2,t4,t6 및 t8동안 응답 비트 R0-R3를 판독한다. UART(30)는 시간 슬롯 t2,t4,t6 및 t8 동안 데이타 라인(94)을 하이로 구동시키기 때문에, UART(30)의 동작은 원격 지국(50)에 의한 응답 비트 R0-R3의 전송을 방해하지 않는다. 인터버스트 주기 t9-t13후에 앞선 시퀀스는 시퀀스내의 차기 원격 지국에 대해 반복된다.

제10a도 및 제10b도는 본 발명에 사용된 전송 루틴의 흐름도이다. 제10a 및 제10b도에서 볼수 있듯이, 먼저 이러한 루틴은 모든 방해를 불능시킨다. 타이밍은 폴링 주기동안 임계이며, 방해는 cpu(23)와 UART(30)의 동기화를 손상시킬 것이다. 라인 구동기(32)는 그후 인에이블되고, 루틴은 데이타 라인(94)이 하이가 되는 것을 체크하다. 그렇지 못하면(데이타 라인에서 실패를 나타내면), 루틴은 워치 도그 타이머(36)가 마이크로컴퓨터(22)를 리세트할때 까지 데이타 라인(94)이 하이라고 가정하면, 루틴은 정밀한 시퀀스로 버스트 0 내지 버스트 15를 전송한다. 바람직한 타이밍을 얻기 위하여, 루프는 피해졌고, 이러한 이유로 프로그래밍은 꽤 중복된다. 그러나 이러한 접근은 실행 시간을 최소화시키고 타이밍에 걸친 정밀한 제어를 제공하는 장점을 제공한다. 버스트 0-15의 각각은 본 실시예의 원격 지국(50)의 각각에 어드레스된다.

블록(201)에서 볼수 있듯이, 버스트 0을 전송하는 제1단계는 제1명령 바이트를 UART(30)에 이동시키는 것이다. 이것은 UART(30)의 동작을 개시한다. UART(30)는 제1명령 비트 C0를 전송할때, 제10도의 루틴은 블록(203)에서 워치 도그 타이머에 펄스를 발생시킨다. 워치 도그 타이머에 펄스가 도착했을때, UART(30)는 제1스페이서 비트(제9a도의 시간 슬롯 t2 동안)를 전송한다. 시간 슬롯 t2 동안 제10도의 루틴은 블록 205에서 데이타 라인(94)으로 부터의 값을 판독하여 그것을 C-레지스터에 전달한다. 시간 슬롯 t3 동안, UART(30)가 제2명령 비트 C1를 전송할때 제10도의 루틴은 블록(207)에서 C-레지스터를 누산기로 순환시킨다. 이러한 패턴은 4개 명령 비트 C0-C3 모두가 시간 슬롯 t1,t3,t5 및 t7 동안, 전송되고, 4개의 응답 비트 R0-R3 모두가 시간 슬롯 t2,t4,t6,t8 동안 판독될때까지 반복된다. 각각의 경우에 응답 비트 R0-R3는 UART(30)이 스페이서 비트를 전송할때의 시간 슬롯동안 cpu(23)에 의해 판독된다. 이러한 방법으로, 마이크로컴퓨터(22)는 명령 비트 C0-C3를 전송하고 응답 비트 R0-R3를 판독을 위해 동시에 동작하는 것으로 나타난다.

원격 지국 0(버스트 0)에 대한 응답 비트 R0-R3가 수신된후, 제10도의 루틴은 데이타 라인(94)이 하이가 되는 것을 보증하기 위해 체크한다. 그후 버스트(1)는 원격 지국(1)에 전송되어, 블록(209)에서 제2명령 바이트를 UART(30)에 이동시키므로써, 제2명령 바이트의 전송이 개시된다. UART(30)가 제2명령 바이트의 제1명령 비트 C0를 전송할때, 제10도의 루틴은 블록(211)에서 응답 바이트 0에 대한 데이타 라인의 마지막 값을 C-레지스터로 이동시키고 그후 블록(213)에서 누산기를 영구 기억장치로 이동시킨다. 그후, 제10도의 루틴은 상술된 방식으로 응답 비트 R0-R3를 판독한다. 이러한 과정은 14번 반복되어, 명령 바이트가 16원격 지국(50)에 전송되고 응답 바이트는 16원격 지국(50)에서 판독된다. 물론, 대안 실시예에서, 원격 지국(50)의 수는 특정 응용을 위해 원하는 바에 따라 선택될 수 있다.

제10a도 및 제10b도의 루틴은 비트-바이-비트 기준으로 명령 비트와 응답 비트를 사이에 끼우는데 UART(30)를 사용한다. 이러한 것은 cpu(23)가 응답 비트 판독에 관하여 있는 동안 명령 비트 송신하는데 UART(30)의 독립 동작을 사용하므로써 성취된다. 물론, 응답 비트는 명령 비트가 cpu(23)에 의해 전송되는 동안 UART(30)에 의해 판독될 수 있다. 또한, 대안 실시예에서, 명령 비트 및 응답 비트는 케이블(90)의 싱글 데이타 전도체(94)보다는 분리 전도체로 전송될 수 있다.

제11a도 및 제11b도는 8주기 싸이클로 키보드(70)를 조사하는 키패드 서비스 루틴의 흐름도이다. 싸이클행 1의 제1주기가 접지되어 있는 동안 행 2-행 4는 하이에 있다. 제2싸이클 열동안, 1 내지 4는 응답 비트 R0-R3를 통하여 판독되므로 행 1에 대한 스위치의 어느것이 폐쇄 되는지가 결정된다. 폐쇄된 스위치는 연합 응답 비트가 논리 로우값이 되는 결과를 낳는다. 싸이클 3에서, 명령 비트 C0-C3는 행 1,3 및 4가 논리 하이 상태에 있는 동안 행 2에 접지되도록 구성되어 있다. 싸이클 4에서, 열 1 내지 4는 판독되어, 행 2에 대한 스위치의 어느것이 폐쇄되는지가 결정된다. 이 과정은 행의 4개 모두가 조사될 때까지 계속된다. 그후 싸이클은 다시 행 1을 접지 시키므로써 반복된다

제11a도 및 제11b도의 루틴은 처리과정 주기동안 실행된다. 먼저 패스 카운터는 그것이 0보다 크거나 같고 9보다 작은지가 판정되도록 체크된다. 만약 그렇지 않다면, 패스 카운터는 그것이 기수인지 우수인지가 판정되도록 체크된다. 본 실시예에서, 패스 카운터의 우수값은 새로운 행이 접지에 구동될때 1싸이클에 대응하며, 패스 카운터의 기수값은 열 전도체(74)의 논리 상태가 판정되는 동안 1싸이클에 대응한다.

제11a도 및 제11b도의 루틴의 제1패스에서, 명령 바이트는 행 1이 접지로 구동되도록 세트되었고, 패스 카운터는 증가되고, 서브 루틴은 복귀한다. 차기 처리과정 주기동안 패스 카운터는 기수값 7과 같음을 알게될 것이고, 그러면 결정 블록(221)에서 가지는 오른쪽으로 향한다. 그후 키보드(70)에 연결진 원격 지국(50)으로부터의 응답 비트 R0-R3는 검사되어 어느것이 논리 로우 상태에 있는지가 판정된다. 키가 눌려진 것으로 발견되지 않으면, 관련 원격 지국(50)에 대한 명령 바이트는 현행 행에 대한 구동이 소멸되고 차기 행이 구동되도록 변경된다.

응답 비트 R0-R3의 임의것이 논리 로우 상태에 있는 경우에, 제11a도 및 제11b의 루틴은 이것이 눌려진 키에 의한 제1패스인지 판정하기 위해 체크한다. 만약 그렇다면, 눌려진 키의 행과 열 번호가 기억된다. 현행 행과 열 데이타는 상기 저장된 데이타와의 통신을 위해 체크된다. 통신의 경우에, 플래그 키-DEP 1은 세트된다. 키-DEP 1은 키가 눌려졌고 연속 싸이클에 대해서 키는 이전 싸이클과 동일하는 것의 지시로서 사용된다. 이들 경우에, 명령 바이트는 블록(223)에서 갱생되고, 패스 카운터는 증분되고 0과 같음에 대해 검사된다. 전과 같이 패스 카운터가 0과 같지 않다면, 서브 루틴은 복귀한다. 이러한 과정은 패스 카운터가 0으로 결정될 때까지 계속되고, 그때의 4행의 모두는 조사될 것이다. 그후 레지스터는 블록(225)에서 초기값에 리세트되고, 디코드 키패드 루틴은 복귀전의 블록(22)에서 호출된다.

이러한 설명으로부터 멀티플렉스 시스템에 외부 하드웨어의 최소량을 갖고 있는 키패드(70)와 함께 사용하는데 아주 적합할 것이다. 원격 지국(50)은 원격 지국(50)에 대한 변경이나 수정없이도 키패드(70)의 연속행을 조사하고 연속열은 판독하기 위해 제어될 수 있다. 마스터 제어기(20)의 각 싸이클이 본 실시예에서 약 0.5 밀리세컨드는 갖기 때문에, 전 키보드(70)는 거의 4밀리세컨드마다 한번의 비율로 조사된다.

제12a도 및 제12b도는 제11도의 서비스 키패드 루틴에 의해 호출된 디코드 키패드 루틴의 흐름도를 도시한다. 디코드 키패드 루틴은 이번 싸이클에 눌려진 키가 이전 싸이클의 키와 같은지 결정하기 위해 플래그 KEY-DEP 1을 체크하므로써 시작한다. 만약 같지 않다면, 적분 카운터는 블록(233)에서 증가되고, KEY-DEP 1은 리세트된다. 그후 루틴은 현행키가 이미 서비스 되었는지를 결정하기 위해 키-서비스트 1을 체크한다. 만약 서비스되지 않았다면, 적분 카운터는 그것이 20보다 작은지를 결정하기 위해 체크된다. 만약 그렇다면, 루틴은 복귀하는 반면, 그렇지 않다면 적분 카운터가 5와같이 세트되지 않고, 키는 행과 열 데이타로부터 테이블 인덱스 포인터를 계산하여, 누산기에 테이블 값을 공급하므로써 디코드된다. 플래그 키-서비스트 1은 그후 세트되고 루틴는 복귀한다. 결정 블록(231)의 초기 결정이 새로운 키가 눌러진 것을 가리킨 경우에, 또는 현행키가 이미 서비스된 경우에, 적분 카운터는 감소되어, 0과 같은지에 대해 체크된다. 만약 적분 카운터가 0과 같다면 플래그 키-서비스트 1은 리세트되고 적분 카운터는 루틴이 복귀되기 전에 1에 세트된다.

제12a도와 제12b도의 디코드 키패드 루틴은 신뢰도있게 키보드(70)의 상태 변화를 검출하는데 적분 카운터를 사용한다. 키보드(70)의 싱글 키가 눌려 있는동안, 적분 카운터는 그것이 20에 도달할때까지 증가된다. 단지 이점에서 키이는 디코드된다. 키가 눌려있는 주기동안 노이즈가 응답 비트에 손실을 준다면, 제12도의 루틴은 카운트를 0에 리세트시키기 보다는 적분 카운터를 감소시킨다. 실제로, 적분 카운터는 원하는 신호와 원하는 신호의 수신을 방해하는 노이즈를 적분 하는데 사용된다. 이러한 접근은 높은 노이즈 레벨이 존재 할지라도 키보드의 상태가 신뢰도 있게 판단되도록 한다. 물론, 적분 카운터를 위해 사용된 정확한 임계는 예견된 노이즈 환경에서 키보드의 믿을만한 디코딩을 제공하는데 필요에 따라 변화될 수 있다. 더구나, 대안 실시예에서, 양과 다른 값에 의해 신호에 응답하여 카운터가 증가하고, 상기 양에 의해 카운터는 신호의 부재에 응답하여 감소되는 것이 바람직하다. 물론, 여기에서 증가라는 말은 넓은 의미에서 사용되어 있고, 네가티브 숫자로 카운터를 증가시키는 것도 포함한다.

서두로부터, 설명된 향상된 멀티플렉스 시스템은 케이블(90)내의 전도체 수를 불필요하게 증가시키지 않고 방해를 최소화 시키며, 명령 비트와 응답 비트가 단지 싱글 마이크로컴퓨터를 사용하여 고데이타 전송률로 적당한 시간에 인터리브되게 허락하는데 UART와 같은 독립 인터페이스 버퍼를 사용하는 것은 명백하다. 더구나, 키보드를 제어하는데 멀티플렉서 시스템의 획기적으로 간단하고 효과적인 사용을 노이즈 환경에서 조차 키보드 작동 신호와 같은 응답 신호가 디코드되는 것을 허락하는 향상된 디코딩 접근법이 함께 설명되었다. 물론, 광범위한 범위의 수정과 변형이 상술된 양호한 실시예에 대해 행해질 수 있음은 명백한 것이다. 그러므로, 서두의 상세한 설명은 제한 보다는 설명적으로 간주되게 의도되었고, 다음의 청구범위는 발명의 범위를 규정하기 위해 의도되는 모든 등가물들을 포함하는 것으로 이해되어야 한다.

Claims

원격 지구(50)에 의해 발생되어 반복 폴된 응답 신호를 모니터하는 중앙 제어기(20)를 포함하는 형의 멀티플렉스 시스템(10)에 있어서, 카운트를 유지시키는 수단, 폴된 응답 신호가 제1상태에 있는 시간마다 카운트를 자동 증가시키는 수단, 폴된 응답 신호가 제2상태에 있는 시간마다 카운트를 자동 감소시키는 수단, 및 폴된 응답 신호가 제1 및 제2상태중 선택된 한 상태에 있을때를 결정하는 수단(221)를 포함하며, 상기 결정 수단(221)은 카운트를 임계값에 비교하여 카운트가 임계값을 통과할때를 가리키는 수단을 포함하는 것을 특징으로 하는 멀티플렉스 시스템.
제1항에 있어서, 증가 수단은 제1선택된 양만큼 카운트를 증가시키고, 감소 수단은 제2선택된 양만큼 카운트를 감소시키고, 제1선택된 양은 제2선택된 양과 동일한 것을 특징으로 하는 멀티플렉스 시스템.
제1항에 있어서, 폴된 응답 신호가 제1 및 제2상태중 선택된 한 상태에 있는 것이 판단될때 카운트를 리세트시키는 수단(225)을 포함하는 것을 특징으로 하는 멀티플렉스 시스템.
중앙 제어기(20), 케이블(90)에 의해 중앙 제어기(20)에 상호 연결된 다수의 응답 지국(50), 원격 지국(50)중 제1지국에 포함되어 응답 신호를 발생시키는 수단(70), 및 마스터 제어기(30)에 포함되어서 한 세트의 응답 신호값을 결정하는 응답 신호를 반복 폴링하는 수단(23)을 포함하는 형의 멀티플렉스 시스템(10)에 있어서, 마스터 제어기(20)에 포함되어 있으며 카운트를 저장하는데 동작적인 적분 카운터, 응답 신호값이 논리 로우 상태에 있는 각 시간에 카운트를 증가시키는 수단, 응답 신호값이 논리 하이 상태에 있는 각 시간에 카운트를 감소시키는 수단, 카운트를 임계값에 비교하는 수단, 비교 수단이 카운터가 임계값 보다 크거나 또는 같음을 가리킬때 논리 로우 상태에 있는 것으로서 폴링 응답 신호를 분류하는 수단, 분류 수단이 논리 로우 상태에 있는 것으로서 폴된 응답 신호를 분류할때 카운트를 임계값 보다 작은 중간값에 세팅시키는 수단, 및 카운트가 중간값 보다 작은 리세트값에 도달할때 폴된 응답 신호가 분류 수단에 의해 분류되었음을 가리키는 분류 수단을 포함하는 것을 특징으로 하는 멀티플렉스 시스템.
제4항에 있어서, 감소 수단은 선택된 양만큼 카운트를 감소시키고, 증가 수단은 선택된 양만큼 카운트를 증가시키는 것을 특징으로 하는 멀티플렉스 시스템.
제4항에 있어서, 응답 지국(50)은 활성화 되었을때 각 행 전도체(72)가 각 열 전도체(74)에 상호연결되도록 각각 배치된 다수의 전도체(72)와 다수의 열 전도체(74), 및 스위치의 배열(76)을 갖고 있는 키보드(70)을 사용할 수 있는 것을 특징으로 하는 멀티플렉스 시스템.
제4항에 있어서, 응답 시퀄(R)의 응답 비트는 명령 신호(C)의 명령 비트와 인터리브되는 것을 특징으로 하는 멀티플렉스 시스템.