Claims (18)
행 및 열로 정렬된 다수의 메모리 셀을 갖고 있는 형태의 메모리 디바이스에 있어서, 행 어드레스 신호에 응답하는 행으로 정렬된 다수의 메모리 셀을 선택하기 위한 행 디코더 상기 행 디코더에 의해 선택된 메모리 셀의 데이타 상태를 각각 감지하기 위한 다수의 감지 증폭기, 제1 셋트의 래치, 제2 셋트의 래치, 상기 다수의 감지 증폭기들을 제1 셋트 선택 신호에 응답하여 상기 제1 셋트내의 관련 래치에 각각 접속시키고, 상기 다수의 감지 증폭기들을 제2 셋트 선택 신호에 응답하여 상기 제2 셋트내의 관련 래치에 각각 접속시키기 위한 수단, 및 열 어드레스 신호에 응답하여 외부로 호출하기 위해 상기 제1 셋트 또는 상기 제2 셋트 내의 래치를 선택하기 위한 열 디코더를 포함하고, 상기 제1 셋트의 래치내의 한 래치가 상기 감지 증폭기들중 한 증폭기에 관련되며, 상기 제2 셋트의 래치내의한 래치가 상기 감지 증폭기들중 한 증폭기에 관련되는 것을 특징으로 하는 메모리 디바이스.A memory device having a plurality of memory cells arranged in rows and columns, the memory device comprising: a row decoder for selecting a plurality of memory cells arranged in rows in response to a row address signal; a data state of a memory cell selected by the row decoder Connect a plurality of sense amplifiers, a first set of latches, a second set of latches, and the plurality of sense amplifiers to associated latches in the first set in response to a first set selection signal, respectively Means for connecting each of the sense amplifiers to an associated latch in the second set in response to a second set select signal, and to latch the latch in the first set or the second set to call out in response to a column address signal. A column decoder for selecting, wherein one latch in the first set of latches amplifies one of the sense amplifiers Relates to a memory device, it characterized in that the latches in the latches of the second set are related to the amplifiers of said sense amplifier.
제1항에 있어서, 상기 다수의 감지 증폭기가 상기 다수의 메모리 셀의 제1 및 제2 열 그룹에 관련된 감지 증폭기의 제1 및 제2 라인을 각각 포함하고, 상기 제1 및 제2 열 그룹내의 메모리 셀이 상기 행 디코더의 의해 선택되는 것을 특징으로 하는 메모리 디바이스.2. The plurality of sense amplifiers of claim 1, wherein the plurality of sense amplifiers comprise first and second lines of sense amplifiers associated with first and second column groups of the plurality of memory cells, respectively, and within the first and second column groups. And a memory cell is selected by said row decoder.
제2항에 있어서, 상기 제1 및 제2 셋트의 래치가 감지 증폭기의 상기 제1 및 제2 라인에 관련된 래치의 제1 및 제2 라인을 상기 제1 및 제2 셋트내에 각각 포함하고, 감지 증폭기의 상기 제1 라인을, 상기 열 어드레스 신호 및 상기 제1 셋트 선택 신호에 응답하여 상기 제1 셋트내의 래치의 상기 제1 라인에 접속시키고, 감지 증폭기의 상기 제1 라인을, 상기 열 어드레스 신호 및 상기 제2 셋트 선택 신호에 응답하여 상기 제2 셋트내의 래치의 상기 제1 라인에 접속시키기 위한 수단, 및 감지 증폭기의 상기 제2 라인을, 상기 열 어드레스 신호 및 상기 제1 셋트 선택 신호에 응답하여 상기 제1 셋트내의 래치의 상기 제2 라인에 접속시키고, 감지 증폭기의 상기 제2 라인을 상기 열 어드레스 신호 및 상기 제2 셋트 선택 신호에 응답하여 상기 제2 셋트내의 래치의 상기 제2 라인에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 드바이스.3. The method of claim 2, wherein the first and second sets of latches comprise first and second lines of latches associated with the first and second lines of sense amplifiers in the first and second sets, respectively, Connect the first line of an amplifier to the first line of a latch in the first set in response to the column address signal and the first set select signal and connect the first line of a sense amplifier to the column address signal And means for connecting the first line of the latch in the second set in response to the second set select signal, and the second line of the sense amplifier in response to the column address signal and the first set select signal. Connect the second line of the sense amplifier to the second line of the latch in the first set, and connect the second line of the sense amplifier in response to the column address signal and the second set select signal. The memory de vice, characterized in that it comprises means for connection to the second line.
제3항에 있어서, 각각의 감지 증폭기가 상기 다수의 메모리 셀의 단일 열을 포함하는 것을 특징으로 하는 메모리 디바이스.4. The memory device of claim 3, wherein each sense amplifier comprises a single column of the plurality of memory cells.
제4항에 있어서, 상기 열 어드레스 신호 부분의 제1 값이 감지 증폭기의상기 제1 라인에 관련된 열에 대응하고 상기 열 어드레스 신호 부분의 제2 값이 감지 증폭기의상기 제2 라인에 관련된 열에 대응하는 것을 특징으로하는 메모리 디바이스.5. The method of claim 4 wherein the first value of the column address signal portion corresponds to a column associated with the first line of a sense amplifier and the second value of the column address signal portion corresponds to a column associated with the second line of a sense amplifier. And a memory device.
제3항에 있어서, 감지 증폭기의 상기 제1라인을 상기 제1 및 제2 셋트의 래치에 접속시키기 위한 상기 수단 및 감지 증폭기의 상기 제2 라인을 상기 제1 및 제2 셋트의 래치에 접속시키기 위한 상기 수단이 패스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 디바이스.4. The apparatus of claim 3, wherein said means for connecting said first line of sense amplifiers to said latches of said first and second sets and connecting said second line of sense amplifiers to latches of said first and second sets. And said means for comprising a pass transistor.
제1항에 있어서, 상기메모리 셀이 해독/기입 메모리 셀인 것을 특징으로 하는 메모리 디바이스.2. The memory device of claim 1, wherein said memory cell is a read / write memory cell.
제1항에 있어서, 상기 메모리 셀이 해독 전용 메모리 셀인 것을 특징으로 하는 메모리 디바이스.2. The memory device of claim 1, wherein the memory cell is a read only memory cell.
제1항에 있어서, 상기 다수의 감지 증폭기가 상기 다수의 메모리 셀의 제1 및 제2 행 그룹에 관련된 제1 및 제2 그룹의 감지 증폭기를 포함하고, 상기 다수의 메모리 셀의 각각의 열이 상기 제1 그룹내의 감지 증폭기 및 상기 제2 그룹내의 감지 증폭기에 관련되는 것을 특징으로 하는 메모리 디바이스.2. The plurality of sense amplifiers of claim 1, wherein the plurality of sense amplifiers comprise first and second groups of sense amplifiers associated with first and second row groups of the plurality of memory cells, wherein each column of the plurality of memory cells comprises: And a sense amplifier in said first group and a sense amplifier in said second group.
제9항에 있어서, 상기 다수의 메모리 셀이 열에 각각 관련된 국부 데이타 라인, 상기 제1 그룹의 감지 증폭기를 상기 제1 행 그룹내의 행을 선택하는 상기 행 어드레스 신호에 응답하여 상기 국부 데이타 라인에 접속시키기 위한 수단, 및 상기 제2 글부의 감지 증푹기를 상기 제2 행 그룹내의 행을 선택하는 상기 행 어드레스 신호에 응답하여 상기 국부 데이타 라인에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 디바이스.10. The device of claim 9, wherein the plurality of memory cells each connect a local data line associated with a column and a sense amplifier of the first group to the local data line in response to the row address signal for selecting a row in the first row group. And means for connecting a sense damper of the second text portion to the local data line in response to the row address signal for selecting a row in the second row group.
제10항에 있어서, 각각의 상기 제1 및 제2 그룹의 감지 증폭기가 상기 다수의 메모리 셀의 제1 및 제2 열 그룹에 각각 관련된 감지 증폭기의 제1 및 제2 라인을 포함하는 것을 특징으로 하는 메모리 디바이스.11. The method of claim 10, wherein each of said first and second groups of sense amplifiers comprises first and second lines of sense amplifiers respectively associated with first and second column groups of said plurality of memory cells. Memory device.
제11항에 있어서, 상기 제1 및 제2 셋트의 래치가 상기 제1 및 제2 그룹내의 상기 제1및 제2 라인의 감지 증폭기에 관련된 제1 및 제2 라인의 래치를 상기 제1 및 제2 셋트내에 포함하고, 상기 제1 라인 행에 관련된 상기 국부 데이타 라인을 상기 열 어드레스 신호 및 상기 제1 셋트 선택 신호에 응답하여 상기 제1 셋트내의 상기 제1 라인의래치에 접속시키고, 상기 제1라인의 감지 증폭기를 상기 열 어드레스 신호 및 상기 제2 셋트 선택 신호에 응답하여 상기 제2 셋트내의 상기 제1 라인의 래치에 접속시키기 위한 수단, 및 상기 제2 라인의 열에 관련된 상기 국부 데이타 라인을 상기 열 어드레스 신호 및 상기 제1 셋트 선택 신호에 응답하여 상기 제1 셋트내의 상기 제2 라인의 래치에 접속시키고, 상기 제2 라인의 감지 증폭기를 상기 열 어드레스 신호 및 상기 제2 셋트 선택 신호에 응답하여 상기 제2 셋트내의 상기 제2 라인의 래치에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 디바이스.12. The first and second sets of latches of claim 11, wherein the first and second sets of latches latch the first and second lines of latches associated with the sense amplifiers of the first and second lines in the first and second groups. A local data line associated with the first line row, the local data line associated with the first line row, connected to the latch of the first line in the first set in response to the column address signal and the first set select signal; Means for connecting a sense amplifier of a line to a latch of said first line in said second set in response to said column address signal and said second set select signal, and said local data line associated with a column of said second line; In response to a column address signal and the first set select signal, a latch of the second line in the first set, the sense amplifier of the second line to the column address signal and the 2 to set in response to the select signal the memory device comprises means for connecting to the latch of the second line in the second set.
제12항에 있어서, 상기 제1 그룹의 감지 증폭기를 접속시키기 위한 상기 수단이 상기 제1 그룹 내의 상기 제1 라인의 감지 증폭기를 상기 제1 그룹내의 행을 선택하는 상기 행 어드레스 및 상기 제1 라인을 선택하는 상기 열 어드레스에 응답하여 이에 관련된 국부 데이타 라인에 접속시키고, 상기 제1 그룹내의 상기 제2 라인의 감지 증폭기를 상기 제1 그룹내의 행을 선택하는 상기 행 어드레스 및 상기 제2 라인을 선택하는 상기 열 어드레스에 응답하여 이에 관련돈 국부 데이타 라인에 접속시키며, 상기 제2 그룹의 감지 증폭기를 접속시키기 위한 상기 수단이 상기 제2그룹내의 상기 제1라인의 감지 증폭기를 상기 제2 그룹내의 행을 선택하는 상기 행 어드레스 및 상기 제1 라인을 선택하는 상기 열 어드레스에 응답허여 이에 관련된 국부 데이타 라인에 접속시키고, 상기 제2 그룹내의 상기 제2 라인의감지 증폭기를 상기 제2 그룹내의 행을 선택하는 상기 행 어드레스 및 상기 제2라인을 선택하는 상기 열 어드레스에 응답하여 이에 관련된 국부 데이타 라인에 접속시키는 것을 특징으로 하는 메모리 디바이스.13. The row address and the first line of claim 12, wherein the means for connecting the sense amplifiers of the first group selects a row in the first group with a sense amplifier of the first line in the first group. Select a row address and a second line for connecting a sense amplifier of the second line in the first group to select a row in the first group in response to the column address selecting a And means for connecting to a local data line associated therewith in response to the column address, wherein the means for connecting the sense amplifier of the second group comprises a sense amplifier of the first line in the second group in the row in the second group. Respond to the row address that selects and the column address that selects the first line and contact a local data line associated therewith. And connect the sense amplifier of the second line in the second group to a local data line associated therewith in response to the row address for selecting a row in the second group and the column address for selecting the second line. And a memory device.
데이타의 동작을 수행하고, 메모리 어드레스를 제공하며 데이타를 수신할 수 있는 데이타 처리 장치, 및 메모리 어드레스를 수신하기 위해 상기 데이타 처리 장치에 접속되고, 어드레스를 제공하기 위해 상기 어드레스버스에 접속된 메모리 제어기를 포함하고, 상기 메모리 제어기가, 상기 데이타 처리 장치에 의해 제공된 메모리 어드레스가 상기 메모리의 상기 제1 또는 제2 캐시 셋트내에 저장된 데이타에 대응하는지 여부, 상기 데이타 처리장치에 의해 제공된 상기 메모리 어드레스가 상기 메모리가 상기 제공된 어드레스에 대응하는 제1 캐시 셋트의 위치에 저장된 데이타를 상기 데이타 처리 장치에 전달하도록 어드레스를 상기 어드레스 버스에 제공하고, 제1 셋트 선택 신호를 상기 메모리에 제공하기 위해 상기 메모리의상기 제1 캐시 셋트내의 한 위치에 대응하는지의 여부, 상기 데이타 처리 장치에 의해 제공된 상기 메모리 어드레스가, 상기 메모리가 상기 제공된 어드레스에 대응하는 제2 캐시 셋트의 위치에 저장된 데이타를 상기 데이타 처리 장치에 전달하도록 어드레스를 상기 어드레스 버스에 제공하고, 제2 셋트 선택 신호를 상기 메모리에 제공하기 위해 상기 메모리의 상기 제2 캐시 셋트내의 한위치에 대응하는지의 여부, 및 상기 데이타 철 장치에 의해 제공된 상기 메모리 어드레스가, 상기 메모리가 상기 메모리 어드레스에 대응하는 상기 어레이의 위치에 저장된 데이타를 상기 데이타 처리 장치에 전달하도록 어드레스를 상기 어드레스 버스에 제공하고 제어 신호를 상기 메모리에 제공하기 위해 상기 메모리의 상기 제1 또는 제2 캐시 셋트내에 저장된 데이타에 대응하는지의 여부를 결정하는 것을 특징으로하는 데이타 처리 시스템.A data processing device capable of performing data operations, providing a memory address and receiving data, and a memory controller connected to the data processing device to receive a memory address, and connected to the address bus to provide an address Wherein the memory controller is configured to determine whether a memory address provided by the data processing apparatus corresponds to data stored in the first or second cache set of the memory, wherein the memory address provided by the data processing apparatus is The memory to provide an address to the address bus for delivering data stored at a location of a first cache set corresponding to the provided address to the data processing device, and to provide a first set selection signal to the memory; In the first cache set Whether or not the location corresponds to a location, the memory address provided by the data processing device sends an address to the data processing device such that the memory delivers data stored in a location of a second cache set corresponding to the provided address to the data processing device. Whether the memory address corresponds to a location in the second cache set of the memory to provide a second set select signal to the memory, and the memory address provided by the data copying device is determined by the memory being stored in the memory. Stored in the first or second cache set of the memory to provide an address to the address bus and to provide a control signal to the memory to deliver data stored at the location of the array corresponding to the memory address to the data processing device. Whether it corresponds to data Determining a data processing system.
제14항에 있어서, 상기 메모리가 해독/기입 메모리이고, 상기 메모리 제어기가 해독/기입 제어 신호를 요구된 동작에 대응하는 상기 메모리에 제공하는 것을 특징으로 하는 시스템.15. The system of claim 14, wherein the memory is a read / write memory and the memory controller provides a read / write control signal to the memory corresponding to the requested operation.
제15항에 있어서, 상기 메모리가 동적 해독/기입 메모리이고, 상기 메모리 제어기가 재생 동작이 필요한지의 여부를 결정하고, 재생동작이 필요하다는 결정에 응답하여 재생을 수행하기 위해 제어 신호를 상기 메모리에 제공하는 것을 특징으로 하는 시스템.16. The apparatus of claim 15, wherein the memory is a dynamic read / write memory, and the memory controller determines whether a regeneration operation is required, and sends a control signal to the memory to perform regeneration in response to determining that a regeneration operation is required. System for providing.
제14항에 있어서, 상기 제1 및 제2 캐시 셋트가 제2 캐시 라인을 각각 포함하고, 상기 데이타 처리 장치에 의해 제공된 상기 어드레스 부분이 상기 제1 또는 제2 캐시 라인이 선택되는지의 여부를 결정하는 것을 특징으로하는 시스템.15. The apparatus of claim 14, wherein the first and second cache sets each include a second cache line, and wherein the portion of the address provided by the data processing device determines whether the first or second cache line is selected. System characterized in that.
제17항에 있어서, 상기 메모리 제어기가 상기 제1 캐시 셋트의 상기 제1 캐시 라인내에 저장된 행, 상기 제1 캐시 셋트의 상기 제2 캐시 라인내에 저장된 행, 상기 제2 캐시 셋트의 상기 제1 캐시 라인내에 저장된 행, 및 상기 제2 캐시 셋트의 상기 제2 캐시 라인내에 저장된 행에 대응하는 메모리 어드레스 부분을 저장하고, 상기 데이타 처리 장치에 의해 제공된 메모리 어드레스가 상기 메모리 어드레스 부분을 비교함으로써 상기 메모리의 상기 제1 또는 제2 캐시 셋트내에 저장된 데이타에 대응하는지의 여부를 결정하는 것을 특징으로 하는 시스템18. The system of claim 17, wherein the memory controller is further configured to store a row stored in the first cache line of the first cache set, a row stored in the second cache line of the first cache set, and the first cache of the second cache set. Storing a memory address portion corresponding to a row stored in a line, and a row stored in the second cache line of the second cache set, wherein a memory address provided by the data processing apparatus compares the memory address portion of the memory; Determine whether to correspond to data stored in said first or second cache set.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.