KR910006701B1 - 드레인 블렉다운 전압을 향상시킨 n-채널 mosfet - Google Patents
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Abstract
내용 없음.
Description
제1a도는 종래의 LDD구조의 N채널 MOSFET 단면도.
제1b도는 종래의 LDD구조의 N채널 MOSFET 단면도.
제2a도는 본 발명의 N채널 MOSFET 단면도.
제2b도는 종래의 DDD구조와 본 발명의 N채널 MOSFET 블렉다운 전압 비교그래프.
제2c도는 본 발명의 N채널 MOSFET의 ID-VD 특성곡선.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : P형 기판
3 : N+영역 4 : PSG층
5 : 게이트용 폴리 6 : 금속층
7 : 보호층 8 : 게이트 산화막층
9 : N-영역(LDD) 10 : N-영역(DDD)
11 : 버리드 N+영역 12 : 버리드 산화물
13 : DDD구조의 블렉다운 전압 14 : 본 발명의 블렉다운 전압
본 발명의 고집적 반도체 소자의 MOSFET구조에 관한 것으로 특히 드레인 블렉다운 전압(Breakdown Voltage)을 향상시킨 N-채널 MOSFET에 관한 것이다.
N-채널 MOSFET에서 블렉다운 전압은 채널길이, N+드레인 농도, P-Sub농도 및 게이트 산화막의 두께에 영향을 받는다. 그러므로 일정한 채널길이에 대해 게이트 산화막이 두꺼울 때는, 블렉다운 전압은 실리콘 기판과 게이트 산화막(Si-SiO2) 계면 부근의 N+영역과 P형 기판 접합에서 블렉다운이 발생하므로 블렉다운 전압을 개선하기 위해서는 N+농도 혹은 P형 기판 농도의 조정이 필요하다.
이와 반면에 게이트 산화막이 얇을 때는, 게이트가 N+영역에 겹쳐지는 부분에 형성된 깊은 공립층(Deep Depletion)에 게이트와 드레인간의 강한 전기장에 의해 충격 이온화(Impact Ionization)를 유발하여 블렉다운 전압을 초래한다.
종래에는 상기의 게이트 산화막이 두꺼울 경우, P형 기판과 N+영역의 게이트 산화막 아래 부근에서 불렉다운이 발생하는 것을 MOSFET구조에서는 LDD(Lightly Doped Drain) 또는 DDD(Double Diffused Drain)방식을 사용하여 N+ 가장자리 부근에 농도가 작은상태의 N-로 하여 농도의 차이를 줄이므로써 블렉다운 전압을 조금 향상시켰다. 또한 상기의 게이트 산화막이 얇은 경우, 게이트와 N+영역이 겹쳐지는 부근에서 강한 전기장이 발생하여 블렉다운이 발생하는 것을 게이트용 폴리를 일정부분 남기고 제거하는 공정에서 산화시킴으로 게이트용 폴 리가 둥글게 형성되며 이로서 게이트용 폴리 끝부분의 게이트 산화막 두께가 미소하게 증가하여 블렉다운 전압을 약간 향상시키는 정도밖에 취할 수 없다.
따라서, 본 발명의 목적은 상기의 두가지 문제점을 완전히 보완하기 위하여 게이트용 폴리와 N+영역 사이에 버리드 산화물 및 버리드 N+영역으로 연결되도록 구성시켜 더욱더 블렉다운 전압을 향상시킨 N채널 MOSFET를 제공하는데에 있다.
이하, 도면을 참조하여 상세히 설명하도록 한다.
제1a도는 종래의 LDD구조의 N채널 MOSFET 단면도로서, 실리콘 기판(1) 상부에 P형 기판(2)을 형성하고, 게이트 산화막층(8)을 형성한 다음, 게이트 산화막층(8) 상부에 게이트용 폴리(5)를 일정부분 남기고 제거한 상태로 형성하고, N-영역(9)을 이온주입으로 얇게 형성한 후, 게이트 스페이스를 게이트용 폴리(5) 좌우측면에 형성시킨 다음, 다시 이온주입으로 N+영역(3)을 형성하고, 그 상부에 PSG층(4), 금속층(6), 및 보호층(7)을 순차적으로 공지기술에 이용하여 형성한 구조로서, N+ 가장자리 부근에 농도가 낮은 상태의 N-영역으로 하여 농도의 차이를 줄여 블렉다운 전압을 약간 향상시킨 구조이다.
제1b도는 종래의 DDD구조의 N채널 MOSFET로서, LDD구조의 N채널 MOSFET와는 공정순서 및 구조가 거의 비슷하다. 이 구조에 있어서, 제1a도와의 구조적 차이점을 기술하면, P형 기판(2) 상부에 게이트 산화막층(8)을 형성하고 그 상부에 게이트용 폴리(5)를 침착한 후 일정부분 남기고 제거한 다음, N-영역(10)을 이온주입으로 깊게 형성한 후, 게이트용 폴리(5) 좌우측면에 게이트 스페이서를 형성하지 않고 N+영역(3)을 이온주입으로 N-영역(10)내로 형성한 부문에서 차이가 있는 반면, 그 상부에 PSG층(4), 금속층(6), 및 보호층(7)을 순차적으로 공지기술에 의해 형성하는 것은 LDD구조의 공정방법과 같다. 이러한 구조의 MOSFET 역시도 블렉다운 전압을 미소 향상시키는 정도의 효과 밖에 없게 된다.
제2a도는 본 발명의 N채널 MOSFET구조로서, 실리콘기판(1) 일정지역에 버리드 N+영역(11)을 침착한 후 그 상부에 버리드 산화물(12)을 형성하고, 다음으로 게이트 산화막층을 형성한다. 그 다음에는 상기 버리드 산화물(12) 및 게이트 산화막층(8) 상부에 게이트용 폴리(5)를 침착하고 일정부분을 남기고 제거한 다음, 그 상부에 PSG층(4)을 침착한 후, 양쪽 버리드 N+영역(11) 좌우측에 창을 내어서 N+영역(3)을 침착하여 버리드 N+영역(11)에 접속되도록 하고 N+영역(3) 상부에 금속층(6)을 침착시켜 전극을 형성한 다음, 보호층을 형성시킨 구조로 이루어진 것이다. 본 발명에 의한 본 구조의 설명을 이후에 상세히 설명키로 한다.
한편, 제2b도는 본 발명의 구조(선 14)와 종래의 구조(선 13)의 효과적인 채널에서 드레인 블렉다운 전압을 측정한 결과 그래프도로서, 양자를 비교해보면 본 발명의 구조에서 매우 개선되어 향상됨을 알 수가 있다. 참고로, 본 발명 구조에서 P형 기판 벌크(Bulk) 농도는 3E 15cm-3이고, P형 기판 표면농도는 2E 16cm-3이며, 버리드 N+농도는 5E 18cm-3, 버리드 N+산화물 두께는 2000Å 게이트 산화물의 두께는 300Å를 취하여 측정하였는데, 본 발명과 종래기술에 있어서의 효과적인 드레인 블렉다운 전압의 비교관찰을 위하여 종래구조의 P형 기판의 벌크농도와 P형 기판의 표면농도 역시도 본 발명 구조와 같은 농도를 취하여 측정하였다. 이 측정결과는 게이트 소스 전극 그리고 P형 기판 단자를 접지시키고 드레인에 전압을 인가해 드레인 단자에 흐르는 전류가 1㎂일 때에 드레인 전압을 측정한 것이다.
제2c도는 본 발명의 W/L(With/Length)의 MOSFET에 대하여 ID-VD 특성곡선을 나타낸 것으로서, N채널 MOSFET의 동작이 양호한 것을 알 수 있다.
본 발명의 동작은 드레인 전극, 게이트 및 소스 전극으로서, 드레인 전극에 양전압을 인가하고, 소스 전극을 접지시켜서 게이트에 양전압을 인가하면, 드레인 N+영역과 소스 N+영역 사이에서 채널이 형성되어 도통되므로 전류가 흐르며, 이 전류를 게이트 전압에 의해 제어할 수 있는 N채널 MOSFET가 된다.
이상과 같이, 본 발명은 EPROM, EEPROM과 같은 높은 전압을 필요로하며 블렉다운 전압이 높은 구조를 가지기 위하여 게이트용 폴리와 각 소스 및 드레인 N+영역 사이에 버리드 N+영역과, 버리드 산화물을 형성시켜서 N채널 MOSFET의 드레인에 높은 전압이 인가되는 트랜지스터에 사용하며 다소 트랜지스터의 크기가 증가되지만 특정부분에만 사용함으로서, 집적된 소자의 크기를 증가시키지는 않으며 블렉다운 전압을 향상시켜 동작의 안정화를 크게 증대시킬 수 있게 된다.
Claims (2)
- 실리콘 기판상에 P형 기판을 형성시켜 그 위에 게이트 전극과 소스 및 드레인 전극을 형성하고, PSG층 금속층 및 보호층으로 이루어진 고집적 반도체 소자의 N채널 MOSFET에 있어서, 상기 게이트 전극과 소스 및 드레인 전극을 형성하기 위하여, P형 기판 상부에 게이트 산화막층을 형성하고 그 위에 게이트용 폴리를 침착하되, 게이트용 폴리 양단은 버리드 N+영역 상부에 형성된 버리드 산화물 일부와 접속되며, 상기 버리드 N+영역 양쪽은 소스 및 드레인 전극의 N+영역과 접속되도록 형성하며, 상기 게이트용 폴리, 버리드 N+산화물 및 상기 양쪽소스 및 드레인 전극의 N+영역 일부분까지 PSG층을 형성하는 것을 특징으로 하는 드레인 블렉다운 전압을 향상시킨 N채널 MOSFET.
- 제1항에 있어서, 상기 버리드 N+영역 위에 형성된 버리드 산화물의 두께는 게이트 산화막 두께보다 높게 형성시키는 것을 특징으로 하는 드레인 블렉다운 전압을 향상시킨 N채널 MOSFET.
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