KR910003674Y1

KR910003674Y1 - 오토 센터링 회로

Info

Publication number: KR910003674Y1
Application number: KR2019870024769U
Authority: KR
Inventors: 박상조
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-12-31
Filing date: 1987-12-31
Publication date: 1991-05-31
Also published as: KR890015241U

Abstract

내용 없음.

Description

오토 센터링 회로

제 1 도는 종래의 회로도.

제 2 도는 본 고안의 회로도.

제 3 도는 본 고안의 플로우 챠트.

제 4 도는 루틴 「최소치 제어」의 플로우 챠트.

* 도면의 주요부분에 대한 부호의 설명

10 : 초기치 설정부 20 : 피이크 호올드 부

30 : 비교부 40 : 게이트 펄스 발생부

50 : CPU 60 : 데이타 처리부

70 : D/A변환부 80 : 샘플 앤드 호올드 부

1 : 수직 및 수평레지 검출부 2 : 스위치부

3 : A/D변환기 4 : 버퍼

5 : CPU 6 : D/A변환기

7 : 디멀티플렉서 8 : 샘플 앤드 호울더

H₁-H₃: 입력단자 H₄-H₇: 출력단자

R₁-R₅₄: 저항 Q₁-Q₁₄: 트랜지스터

OP₁-OP₁₀: OP앰프 S₁-S₄: 절환스위치

M/M₁-M/M₄: 단안정 멀티 바이브레이터

VR₁-VR₄: 가변저항 C₁-C₁₆: 콘덴서

D₁-D₄: 다이오드 A₁, A₂: 앰프

I₁: 인버어터 IC₁: 디코우더

IC₂: 어드레스 버스래치 IC₃: 메모리

IC₄, IC₅: 데이타래치 IC₈: 멀티플렉서

RA₁: 어레이 tV, tG : 전원

본 고안은 녹(G)신호를 기준으로 하여 적(R), 청(B)신호의 수직과수평의 센타링을 자동으로 일치시키도록한 오토 센터링 회로에 관한 것이다.

일반적으로 오토센터링은 3관식 칼라 카메라 고유의 레지스트 레이션 조정을 자동적으로 행하는 것으로 종래에는 제 1 도에서 보는 바와 같이 입력단자(H₁-H₃)에 인가된 적(R), 녹(G), 청(B)색 신호가 수직 및 수평 레지 검출부(1)와 스위치(2)를 통과하고 A/D (ANALOG/DIGITAL)변환기(3)와 버퍼(4)를 통하여 CPU(CENTRAL PROCESSING UNIT : CPU)(5)인가된 후 D/A변환기(6)와 디멀티 플렉서(7)및 샘플 앤드 호울더(8)를 통하여 출력단자(H₄-H₇)후단에 수평 및 수직 위치를 일치시킨 적(R), 청(B)신호를 인가하도록 하였으나 수평과 수직의 레지검출회로, A/D변환기, D/A변화기로 인하여 회로구성이 복잡해지고 오토센터링 처리 속도가 느리게 되는 단점이 있었다.

본 고안은 목적은 수직, 수평이 레지 검출 회로를 병용하게 한후 A/D변환기 대신에 비교기 및 CPU의 소프트 웨어 루프(LOOP)로 하고 D/A변환기 대신에 저항 어레이를 사용하여 회로 구성을 간단하게 하고 소프트웨어의 처리 시간을 단축시키도록 한 오토센터링 회로를 제공하고자 하는 것으로 수평수직으로 센터링 조정이 비교기와 CPU를 통하여 수행되게 구성한 것이다.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.

제 2 도는 본 고안의 회로도로서 절환스위치(S₁)를 통과한 입력단자(H₁)(H₂)의 적(R), 청(B)신호가 바이어스 저항(R₁-R₈)과 접속된 차동 증폭용 트랜지스터(Q₁-Q₃)를 통하여 반전된 입력단자(H₃)의 녹(G)신호와 합성되게 하고 버퍼용 트랜지스터(Q₄)와 저항(R₉) 및 평활용 콘덴서(C₁)를 통하여 접속된 앰프(A₂), 직류 차단용 콘덴서(C₂), 저항(R₁₃)을 통하여 절환 스위치(S₂)의 단자(a)에 초기치를 인가하게 한후 전원(tV)이 저항(R₁₀)과 접속된 버퍼용 OP앰프(OP₁), 저항(R₁₃)(R₁₄), 평활용 콘덴서(C₃)를 통하여 직류(DC)초기치를 인가하게 초기치 설정부(10)를 구성하며 이의 출력이 버퍼용 트랜지스터(Q₅)(Q₆)와 저항(R₁₅-R₁₈) 및 콘덴서(C₄)(C₅)를 통하여 OP앰프(OP₂)의 비반전(+)측에 인가되게 하고 저항(R₁₈-R₂₀)을 통하여 OP앰프(OP₂)의 반전(-)측과 출력측에 인가된 전원(tG)과 비교되게 한 후 다이오드(D₁)와 저항(R₂₂)을 통하여 피이크치를 검출하게 하고 데이타 래치(IC₄)의 출력(P₁)이 비어어스 저항(R₂₁)(R₂₃)을 통하여 트랜지스터(Q₇)를 구동시켜 피이크치를 호울드하게 호올드부(20)를 구성한다.

그리고 피이크 호올드부(20)의 출력이 볼티지 플로어용 OP앰프(OP₃)를 통하여 OP앰프(OP₄)의 비반진(+)측에 인가되게 하고 버퍼용 OP앰프(OP₅)의 출력측과 접속된 저항(R₂₄) 및 절환스위치(S₃)의 단자(a)(b)와 접속된 감쇄용 저항(R₂₅)(R₂₆)을 통하여 OP앰프(OP₄)의 반전(-)에 인가된 기준전원과 비교시켜 후단에 인가되게 비교부(30)를 구성하며 이의 출력이 절환스위치(S₄)의 단자(b)(c), 저항(R₃₁-R₃₃), 다이오드(D₄), 콘덴서(C₁₂)를 통하여 CPU(50)의 단자(P₁)에 인가되게 한후 데이타래치(IC₅)와 어레이(RA₁)를 통하여 아날로그 신호로 변화되게 하고 저항(R₄₅-R₅₄)과 접속된 증폭용 OP앰프(OP₆)를 통하여 멀리 플렉서(IC₆)의 단자(X₈)와 버퍼용 OP앰프(OP₅)에 인가시켜 비교부(30)의 기준전원을 조정하게 D/A변환부(70)를 구성하되 수평 동기신호(HD)와 수직동기신호(VD)가 각각의 시정수 조정용 콘덴서(C₇-C₁₀), 가변저항(VR₁-VR₄), 저항(R₂₇-R₃₀)과 접속된 단안정 멀리 바이브 레이터(M/M₁-M/M₄)를 통하여 오토 센터링 게이트 펄스를 발생시켜 각각의 다이오드(D₂)(D₃)를 통하여 피이크 호올드부(20)의 절환스위치(S₂)를 제어하게 게이트 펄스 발생부(40)를 구성하고 CPU(50)의 출력(AS)(R/W)이 어드레스 버스래치(IC₂)와 메모리(IC₃)를 구동시켜 CPU(50)의 출력(P₁)이 어드레서 버스래치(IC₂)와 메모리(IC₃) 및 데이타래치(IC₁)를 통과하게 한후 바이어스 저항(R₄₁-R₄₇)과 접속된 트랜지스터(Q₈-Q₁₄)를 통하여 절환 스위치(S₁)(S₃)를 제어하게 함과 동시에 멀리 플렉서(IC₄)의 단자(X₁-X₄)에 인가되게 데이타 처리부(60)를 구성하며 이의 출력이 인가된 멀리 플렉서(IC₆)의 출력(X₅-X₈)이 각각의 콘덴서(C₁₃-C₁₆)와 접속된 버퍼용 OP앰프(OP₇-OP₁₀)를 통하여 출력단자(H₄-H₇)후단에 적(R), 청(B)의 수평 수직 센터링 신호를 인가하게 샘플 앤드 호올드부(80)를 구성시킨 것이다.

또한 전원(tV)이 앰프(A₁)와 잡음 제거용 콘덴서(C₁₁) 및 저항(R₂)을 통하여 CPU(50)의 출력(P₂)에 인가되게 하고 CPU(5)의 단자(P₃)이 디코우더(IC₆)를 구동시켜 데이타 래치(IC₄)(IC₅)와 샘플 앤드 호울드부(80)를 제어하게 구성한 것이다. 미설명부호 I₁는 CPU(50)의 단자(R/W)와 메모리(IC₃)의 단자사이에 접속된 인버어터이고 tG는 접지용 전원이다.

그리고 제 3 도는 본 고안의 플로우챠트로서 루틴 「초기값 세트」를 통하여 초기값을 설정하게 하며 루틴「적신호(R)수평, 수직판정」「적신호(R)극성판정」「최소치 제어」를 통과하게 하고 루틴「청신호(B)수평 수직극성판정」「청신호(B)극성판정」「최소치 제어」를 통과하게 한 후 루틴「최소?」을 통하여 아니오 인 경우에는 루틴「적신호(R)수평수직 판정」부터 다시 수행하게 하고 예 인 경우에는 루틴「끝」으로 인가되게 구성한 것이다.

또한 제 4 도는 루틴「최소치 제어」의 플로우 챠트로서 루틴「적신호(R)극성판정」「청신호(B)극성 판정」이 루틴「초기센터링 어긋난 양」「극성 판정」을 통하여 아니오인 경우에는 루틴「보정방향 바꿈」을 통하여 루틴「극성판정」부터 다시 수행하게 하고 예인 경우에는 루틴「어긋난 양=어긋난 양-상수」「보정방향 바꿈」을 통과하게 한 후 루틴「어긋남=최소」을 통하여 아니오인 경우에는 루틴「극성 판정」부터 다시 수행하게 하고 예인 경우에는 후단에 인가되게 구성한 것이다.

이와같이 구성된 본 고안의 작용 효과를 설명하면 다음과 같다.

제 2 도의 회로도에서 전원(TV)이 앰프(A)와 잡음 제거용 콘덴서(C₁₁) 및 저항(R₃₂)을 통하여 CPU(50)를 구동시킴에 따라 CPU(50)의 출력(P₃)이 디코우더(IC₁)를 통하여 데이타래치(IC₄)를 구동시키고 CPU(50)의 출력(AS)이 어드레스 버스래치(IC₂)를 구동함과 동시에 CPU(50)의 출력(R/W)이 인버어터(I₁)를 통하여 메모리(IC₃)를 구동시킨 후 CPU(50)의 출력(P₃)이 어드레서 버스패치(IC₂)를 통하여 메모리(IC₃)에 인가되고 데이타 래치(IC₄)와 바이어스 저항(R₃₄)(R₄₁)을 통하여 트랜지스터(Q₈)를 "턴온"시켜 R,B선택용 절환스위치(SW₁)를 제어함으로서 입력단자(H₁)(H₂)의 적(R), 청(B)신호가 절환스위치(S₁)와 바이어스 저항(R₁)을 통하여 트랜지스터(Q₁)를 "턴온"시키고 전원(tV)과 입력단자(H₃)의 녹(G)신호가 각각의 바이어스 저항(R₆-R₈)를 통하여 트랜지스터(Q₂)(Q₃)를 "턴온"시킨후 R-G,B-G 신호를 발생시킨다.

그리고 발생된 R-G, B-G가 버퍼용 트랜지스터(Q₄)와 저항(R₉) 및 평활용 콘덴서(C₁)를 통하여 직류로 변환된 후 앰프(A₂)와 저항(R₁₁-R₁₃) 및 직류 차단 콘덴서(C₂)를 통하여 절환스위치(S₂)의 단자(a)에 인가되고 전원(tV)이 버퍼용 OP앰프(OP₁)와 저항(R₁₃-R₁₄) 및 평활용 콘덴서(C₃)를 통하여 절환스위치(S₂)의 단자(b)에 인가되면 이때 수평, 수직 동기신호(HD)(VD)가 각각의 단안정 멀리 바이브 레이터(M/M₁-M/M₄)의 단자(P₃)(P₄)와 접속된 콘덴서(C₇-C₁₀), 저항(R₂₇-R₃₀), 가변저항(VR₁-VR₄)를 통하여 시정수를 가변시켜 화면의 수평, 수직 오토 센터링을 일치시킨 게이트 펄스를 발생시킨 후 다이오드(D₂)(D₃)를 통하여 절환스위치(S₂)를 제어함으로서 오토 센터링이 조정되면 절환스위치(S₂)의 단자(a)에 인가된 R-G,B-G 신호가 인가되고 그 외에는 절환스위치(S₂)의 단자(b)에 인가된 직류 레벨이 인가되는 것이다.

여기서 절환스위치(S₂)를 통과한 R-G,B-G신호가 버퍼용 트랜지스터(Q₅)(Q₆)와 저항(R₁₅-R₁₈) 및 콘덴서(C₄)(C₅)를 통과한 후 저항(R₁₉)(R₂₀)과 접속된 증폭용 OP앰프(OP₂) 및 다이오드(D₁)를 통하여 피이크 값을 검출하며 이때 데이타래치(IC₄)와 출력(P₁)이 바이어스 저항(R₂₁)을 통하여 트랜지스터(Q₇)를 "턴온"시켜 검출된 피이크 값이 트랜지스터(Q₇)와 콘덴서(C₈) 및 저항(R₂₃)을 통하여 방전됨에 따라 호울드되는 것이다.

이와 동시에 피이크 호울드된 R-G,B-G 신호가 버퍼용 OP앰프(OP₃)를 통하여 OP앰프(OP₄)의 비반전(+)측에 비교전원(V₁)을 인가하고 데이타 래치(RA₁)를 통하여 변화된 아날로그 신호가 증폭용 OP앰프(OP₆)를 통한 후 멀티 플렉서(IC₆)의 단자(X₈)에 인가됨과 동시에 버퍼용 OP앰프(OP₅)와 저항(R₂₄)을 통하여 OP앰프(OP₄)의 반전(-)측에 기준전원(V₂)을 인가하여 비교 작용을 수행되게 하며 이때 CPU(50)의 출력(P₄)은 어드레스 버스래치(IC₂)를 통하여 메모리(IC₃)의 단자(P₁)에 인가된 후 데이타 래치(IC₄)와 바이어스 저항(R₃₇-R₄₀)(R₄₄-R₄₇)을 통하여 트랜지스터(Q₁₁-Q₁₄)를 "턴온"시켜 멀티 플렉서(IC₆)의 단자(X₁-X₄)에 인가되게 하고 각각의 콘덴서(C₁₃-C₁₆)와 버퍼용 OP앰프(OP₇-OP₁₀)를 통하여 출력단자(H₄-H₇)후단에 적(R), 청(B)의 수평,수직 센터링 신호를 인가하게 되는 것이다.

여기서 OP앰프(OP₄)의 비교전원(V₁)이 기준 전원(V₂)보다 크게 되어 OP앰프(OP₄)의 출력이 「H레벨」을 인가하게 되면 CPU(50)의 출력(P₄)측으로부터 메모리(IC₃)를 통하여 멀티 플렉서(IC₆)에 인가되는 데이타의 양을 감소시킴과 동시에 메모리(IC₃)의 출력(P₃)이 데이타래치(IC₄)와 바이어스 저항(R₃₅)(R₃₆)(R₄₃)(R₄₄)을 통하여 트랜지스터(Q₉)(Q₁₀)를 "턴온"시킨후 절환스위치(S₂)의 단자(a)(b)를 "오프"시켜 OP앰프(OP₄)의 기준전원(V₂)을 상승시키고 OP앰프(OP₄)의 비교전원(V₁)이 기준 전원(V₂)보다 작게 되어 OP앰프(OP₄)의 출력이 「L레벨」을 인가하게 되면 메모리(IC₃)로부터 멀리플렉서(IC₆)에 인가되는 데이타의 양을 증가시킴과 동시에 메모리(IC₁)의 출력이 절환스위치(S₃)의 단자(a)(b)를 "온"시켜 OP앰프(OP₄)의 기준전원(V₂)을 하강시킴으로서 OP앰프(OP₄)의 출력 레벨이 변화되어 오토센터링의 보정 방향이 찾아지는 것이며 이때 메모리(IC₃)로부터 인가된 멀티플렉서(IC₆)의 출력(X₅-X₈)이 각각의 콘덴서(C₁₃-C₁₆)와 접속된 버퍼용 OP앰프(OP₇-OP₁₀)를 샘플앤드 호올드시켜 출력단자(H₄-H₇)후단에 인가됨으로서 적(R), 청(B)의 수평 및 수직 센터렝이 자동적으로 보정될 수 있는 것이다.

결과적으로 CPU(50)가 OP앰프(OP₄)의 비교전원(V₁)과 기준전원(V₂)를 변화시켜 보정방향을 찾은 후 수평, 수직 센터링 차를 최소한 시켜 출력단자(H₄-H₇)후단에 인가됨으로서 오토 센터링이 조정될 수 있는 것이고 이를 제 3 도 및 제 4 도의 플로우 챠트로서 설명하면 다음과 같다.

제 3 도의 플로우 챠트에서 초기치 설정부(10)를 통하여 루틴「초기값 세트」를 수행하고 게이트 펄스 발생부(40)을 통하여 루틴「적신호(R)수평 수직판정」「청신호(B)수평 수직판정」을 수행한 후 비교부(30)를 통하여 루틴「적신호(R)극성 판정」「청신호(B)극 선판정」을 수행하고 비교부(30)와 데이타 레지부(60) 및 D/A변환부(70)을 통하여 루틴「최소치 제어」「최소?」를 수행하며 샘플 앤드호올드부(80)를 통하여 루틴「끝」을 수행함으로서 오토 센터링이 조정될 수 있는 것이다.

그리고 제 4 도의 플로우 챠트에서 초기에 센터링 어긋난 양의 극성이 반전되지 않으면 비교부(30)를 통하여 보정 방향을 바꾸어 다시 극성을 반전시키게 하고 초기 센터링 어긋난 양의 극성이 반전되면 루틴「어긋난양=어긋난양-상수」「보정방향 바꿈」을 통과한 후 어긋남이 최소로 되지 않으면 루틴「극성반전」부터 다시 수행하게 하고 어긋남이 최소로 되면 샘플 앤드 호올드부(80)를 통하여 출력단자(H₄-H₇)후단에 오토 센터링 조정신호를 인가하게 되는 것으로 본 고안은 비데오 카메라의 오토아이라스, 오토 블랙 밸런스, 오토화이트 밸런스, 오토펄스 제어회로에 실시될 수 있는 것이다.

이상에서와 같이 본 고안은 녹(G)신호에 적(R)청(B)신호의 수평 및 수직센터링을 일치시켜 오토 센터링을 조정하게 구성한 것으로 보수 유지가 원활히 될 수 있는 효과가 있고 회로 구성이 간소화되므로 널리 사용될 수 있는 효과가 있는 것이다.

Claims

절환스위치(S₁)를 통하여 입력단자(H₁)(H₂)의 적(R), 청(B)신호를 입력단자(H₃)의 녹(G)신호와 합성시켜 초기치를 설정하게 구성한 초기치 설정부(10)와, 수평 및 수직 동기신호(HD)(VD)가 단안정 멀티 바이브레이터(M/M₁-M/M₄)를 통하여 게이트 펄스를 발생시켜 절환스위치(S₂)를 제어하게 구성한 게이트 펄스발생부(40)와, 절환스위치(S₂)를 통과한 상기의초기 설정부(10)의 출력이 OP앰프(OP₂)를 통하여 피이크 호올드되게 구성한 피이크 호올드부(20)와, 상기한 피이크 호올드부(20)의 출력이 OP출력(OP₄)를 통하여 비교시켜 극성을 판정하게 한후 CPU(50)의 단자(P₁)에 인가되게 구성한 비교부(30)와 CPU(50)의 출력(P₄)이 어레이(RA₁)를 통하여 아날로그 신호로 변환되게 한후 비교부(30)에 인가되게 구성한 D/A변환부(70)와 CPU(50)의 출력(P₄)이 메모리(IC₃)를 통하여 데이타를 래치하게 구성한 데이타 처리부(60)와, 상기한 데이타 래치부(60)의 출력이 멀티 플렉서(IC₆)를 통하여 샘플앤드 호올드되게 한후 출력단자(H₄-H₇)에 인가되게 샘플 앤드 호올드부(80)를 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 초기 설정부(10)는 절환스위치(S₁)를 통과한 입력단자(H₁)(H₂)의 적(R) 청(B) 신호가 바이어스 저항(R₁-R₁₈)과 접속된 트랜지스터(Q₁-Q₃)를 통하여 입력단자(H₃)의 반전된 녹(G)신호와 합성되게 한후 버퍼용 트랜지스터(Q₄)와 앰프(A₂)를 통하여 절환스위치(S₂)의 단자(a)에 인가되게 하고 전원(tV)이 OP앰프(OP₁)를 통하여 절환스위치(S₂)의 단자(b)에 인가되게 하여 초기치를 설정하게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 게이트 펄스 발생부(40)는 수평 수직 동기신호(HD)(VD)가 각각의 콘덴서(C₇-C₁₀), 저항(R₂₇-R₃₀), 가변저항(VR₁-VR₄)과 접속된 단안정 멀티 바이브레이터(M/M₁-M/M₄)를 통하여 게이트 펄스를 발생시켜 절환스위치(S₂)를 제어하게 한 후 수평, 수직레벨을 판정하게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 피이크 호올드부(20)는 절환스위치(S₂)를 통과한 초기 설정부(10)의 출력이 버퍼용 트랜지스터(Q₅)(Q₆)를 통과하게 한 후 저항(R₁₉)(R₂₀) 및 다이오드(D₁)와 접속된 OP앰프(OP₂)를 통하여 피이크치를 검출하게 하고 데이타 래치(IC₄)의 출력(P₁)이 트랜지스터(Q₇)를 구동시켜 호올드되게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 비교부(30)는 피이크 호올드부(20)의 출력이 버퍼용 OP앰프(OP₃)를 통하여 OP앰프(OP₄)의 비반전(+)측에 비교 전원(V₁)을 인가하게 하고 버퍼용 OP앰프(OP₅) 및 저항(R₂₄-R₂₆)과 접속된 절환스위치(S₃)를 통하여 OP앰프(OP₄)의 반전(-)측에 인가된 기준전원(V₂)과 비교시켜 최소치 극성을 판정하게 한후 절환스위치(S₄)를 통하여 CPU(50)의 단자(P₁)에 인가되게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, D/A변환부(70)는 CPU(50)의 출력(P₁)이 데이타 래치(IC₅)와 어레이(RA₁)를 통하여 아날로그 신호로 변환되게 한후 저항(R₄₈-R₅₄)과 접속된 증폭용 OP앰프(OP₆)를 통하여 멀티 플렉서(IC₆)의 단자(X₆)와 비교부(30)의 OP앰프(OP₅)에 인가되게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 데이타 처리부(60)는 CPU(50)의 출력(P₄)어드레스 버스래치(IC₂)를 통하여 메모리(IC₃)의 단자(P₁)에 인가되게 한후 데이타 래치(IC₄) 및 바이어스 저항(R₃₄-R₄₇)과 접속된 트랜지스터(Q₈-Q₁₄)를 구동시켜 절환스위치(S₁)(S₃)를 제어하게 함과 동시에 멀티 플렉서(IC₆)의 단자(X₁-X₄)에 인가되게 구성시킨 오토 센터링 회로.
제 1 항에 있어서, 샘플 앤드 호올드부(80)는 멀티 플렉서(IC₆)의 출력(X₅-X₈)이 각각의 콘덴서(C₁₃-C₁₆)와 접속된 버퍼용 OP앰프(OP₇)(OP₁₀)를 통하여 출력단자(H₄-H₇)후단에 적(R), 청(B)의 수평 및 수직오토 센터링 신호를 인가하게 구성시킨 오토 센터링회로.
제 1 항, 제 6 항, 제 7 항 또는 제 8 항에 있어서, CPU(50)출력(P₃)이 디코우터(IC₁)를 구동시켜 데이타 래치(IC₄)(IC₅)와 OP앰프(OP₇-OP₁₀)의 출력을 제어하게 구성시킨 오토 센터링 회로.