KR910003640Y1 - Line transmission control circuit for fax - Google Patents

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Abstract

내용 없음.No content.

Description

팩시밀리의 라인정송 제어회로Facsimile Line Transmission Control Circuit

제 1 도는 종래의 화상전송 블록도.1 is a conventional image transmission block diagram.

제 2 도는 종래의 송신 및 수신기록화를 보인 설명도.2 is an explanatory diagram showing a conventional transmission and reception recording.

제 3 도는 본 고안의 라인 전송제어회로도.3 is a line transmission control circuit diagram of the present invention.

제 4 도는 제 3 도 각부 출력파형도.4 is a diagram showing output waveforms of each part of FIG.

제 5 도는 송신 및 수신기록화를 보인 설명도.5 is an explanatory diagram showing transmission and reception recording.

제 6 도는 본 고안의 신호흐름도.6 is a signal flow diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

4' : 아날로그/디지틸 변환기 5' : 중앙처리장치4 ': analogue / digital converter 5': central processing unit

7' : 모뎀 CNT : 카운터7 ': modem CNT: counter

CLK : 클럭신호 발생부 AD1: 앤드게이트CLK: Clock signal generator AD 1 : AND gate

FF : 플립플롭FF: flip flop

본 고안은 그림 및 사진, 문자등의 원고를 전송하는 팩시밀리등의 기기에 있어서, 팩시밀리의 라인전송제어회로에 관한 것으로, 특히 일정라인이상의 화이트라인을 검출한 후 그 검출된 결과에 따라 전송을 제어하게하여 기록시간 단축 및 고속팩시밀리에 적당하도록한 팩시밀리의 라인 전송제어회로에 관한것이다.The present invention relates to a facsimile line transmission control circuit in a device such as a facsimile that transmits documents such as pictures, photographs, texts, and the like. In particular, after detecting a white line above a certain line, the transmission is controlled according to the detected result. The present invention relates to a facsimile line transmission control circuit suitable for shortening a recording time and a high speed facsimile.

제 1 도는 종래의 일반적인 팩시밀리의 화상전송블록도로서 화상독취부(1)에서 원고를 주사독취한 화신호는 광전변환부(2)를 통해 광전변환된후에 증폭기(3)에서 증폭되고, 그 증폭된 신호는 아날로그/디지탈 변환기(4)에서 디지탈신호로 변환되어 중앙처리장치(5)에 입력되고, 그 입력된 대역압축회로(6)에 의해 대역압축된후 모뎀(7)을 통해 신호는 전화선로(TL)로 전송되게 구성되었으나 이는 제 2a 도 및 b 도에 송신화 및 수신화를 일예로 들어 도시한 바와같이 기록된 부분과 기록된 부분의 사이에 공백이 있는 경우 불필요한 공백부부분까지 전송함으로써 기록시간 증가 및 기록지낭비의 원인이 되는 등의 결함이 있었다.1 is an image transmission block diagram of a conventional general facsimile, in which an image signal obtained by scanning an original in the image reading unit 1 is amplified in the amplifier 3 after photoelectric conversion through the photoelectric conversion unit 2, and the amplification thereof. The converted signal is converted into a digital signal by the analog-to-digital converter 4 and input to the central processing unit 5, which is then band-compressed by the input band compression circuit 6, and then the signal is transmitted through the modem 7 to the telephone line. It is configured to be transmitted in the TL, but it is transmitted to the unnecessary space when there is a space between the recorded portion and the recorded portion, as shown in FIGS. This causes defects such as an increase in recording time and a waste of recording paper.

본 고안은 이와같은 종래의 결함을 감안하여 일정라인이상의 화이트라인은 전송하지 않고, 일정라인까지는 화이트 스킵방식으로 전송하며, 화소가 있는 경우에는 대역압축하여 전송하게 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.The present invention does not transmit a white line above a certain line in consideration of such a conventional defect, and transmits a white skip method to a predetermined line, and when there are pixels, it is designed to transmit by compressing the band. It will be described in detail as follows.

제 3 도는 본 고안 팩시밀리의 라인전송 제어회로도로서 이에 도시한 바와같이 팩시밀리의 화상전송 제어장치에 있어서, 아날로그/디지탈 변환기(4')의 출력단자(AD0)를 중앙처리장치(5')의 입력단자(IN1)에 접속함과 아울러 중앙처리장치(5')의 유효독취신호 출력단자(SO1)와 함께 앤드게이트(AD1)의 출력측이 접속될 플립플롭(FF)의 입력단자(K)에 접속하며, 플립플롭(FF)의 프리세트단자(PR)에는 중앙처리장치(5')의 라인변환신호 출력단자(LO1)를 접속하여 플립플롭(FF)의 출력단자(Q)를 중앙처리장치(5')의 입력단자(IN2) 및 입력단자(CI)에 인버터(I1)를 통한 상기 유효독취신호 출력단자(SO1)가 접속된 카운터(CNT)이 클리어단자(CLK)에 접속하고, 카운터(CNT)의 출력단자(CO)는 상기 중앙처리장치(5')의 입력단자(IN3)에 접속하여 구성한 것이다.The third turn of the "output terminal (AD 0), a central processing unit (5 a), a method, an analog / digital converter (4), the image transfer controller of the facsimile, as shown In a line transfer control circuit diagram of the present invented facsimile The input terminal of the flip-flop FF to be connected to the input terminal IN 1 and to the output side of the AND gate AD 1 together with the effective read signal output terminal SO 1 of the central processing unit 5 '. K), and the line conversion signal output terminal LO 1 of the central processing unit 5 'is connected to the preset terminal PR of the flip-flop FF, and the output terminal Q of the flip-flop FF. an input terminal (iN 2), and input (CI) of the counter (CNT) the valid reading signal output terminal (SO 1) is connected via an inverter (I 1) to the clear terminal of the central processing unit (5 ') ( The output terminal CO of the counter CNT is connected to the input terminal IN 3 of the CPU 5 '.

이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured in this way in detail as follows.

클럭신호발생부(CLK)에는 제 4a 도에 도시한 바와같이 클럽신호가 발생되어 출력되고, 아날로그/디지탈 변환기(4')의 출력단자(AD0)에서 디지탈신호로 변환된 화신호가 제 4b 도에 도시한 바와같이 출력되면, 그 출력된 신호는 중앙처리장치(5')의 입력단자(IN1)에 입력되어 독취라인을 초기화 시킴과 아울러 앤드게이트(AD1)의 일측입력단자에 입력되므로 그의 타측입력단자에 입력되는 중앙처리장치(5')의 유효독취신호 출력단자(SO1)에서 출력된 제 4c 도에 도시한 바와같은 유효독취신호와 함께 앤드게이트(AD1)를 통해 플립플롭(FF)의 입력단자(K)에 입력되고, 중앙처리장치(5')는 화신호를 라인메모리에 기록하여 중앙처리장치(5')의 라인변환신호 출력단자(LO1)에서 제 4d 도에 도시한 바와같이 라인변환신호인 고전위신호가 출력되어 플립플롭(FF)의 프리센서단자(PR)에 인가되므로 플립플롭(FF)은 프리세트되어 그의 출력단자(Q)에 제 4e 도에 도시한 바와같이 출력되고, 그 출력된 신호는 중앙처리장치(5')의 입력단자(IN2)에 인가됨과 아울러 카운터(CNT)의 클리어단자(CLK)에 인가되어 그의 입력단자(CI)에 입력되는 인버터(I1)를 통해 반전된 제 4f 도에 도시한 바와같은 화이트 라인을 제 4g 도에 도시한 바와같이 카운트(g)하게되고, 그 카운트(g)된수가 카운터(CNT)의 출력단자(CO)에 출력되어 중앙처리장치(5')의 입력단자(IN3)에 입력되므로 중앙처리장치(5')는 설정된 화이트스킵라인수(N)와 비교판별하여 설정된 화이트킵라인수(N)가 크거나 같은 경우에는 전송하지 않게되고, 크지않을 경우에는 화이트라인스킵만 전송하고, 또한 상기 아날로그 변환기(4')의 출력단자(AD0)에서 출력되는 제 4b 도에 도시한 바와같은 신호중에 흑화소신호(t1)가 있을 경우에는 앤드게이트(AD1)의 출력단자에 고전위신호가 출력되고 그 출력된 신호는 플립플롭(FF)의 입력단자(K)에 인가되므로 그의 출력단자(Q)에는 제 4e 도에 도시한 바와같이 저전위신호가 출력되어 중앙처리장치(5')의 입력단자(IN2) 및 카운터(CNT)의 클리어단자(CLR)에 인가되므로 카운터(CNT)는 클리어되고 중앙처리장치(5')는 입력된 화신호를 대역압축하여 모뎀(7')을 통해 전화선로(TL)로 전송하게 된다.As shown in FIG. 4A, the club signal is generated and output to the clock signal generator CLK, and the video signal converted into the digital signal at the output terminal AD 0 of the analog / digital converter 4 'is converted to the fourth signal. As shown in the figure, the output signal is input to the input terminal IN 1 of the central processing unit 5 'to initialize the read line and to the one input terminal of the AND gate AD 1 . Therefore, it flips through the AND gate AD 1 together with the effective read signal as shown in FIG. 4C output from the effective read signal output terminal SO 1 of the central processing unit 5 'inputted to the other input terminal thereof. The central processing unit 5 'is inputted to the input terminal K of the flop FF, and the central processing unit 5' writes the signal into the line memory, and the fourth conversion signal is output from the line conversion signal output terminal LO 1 of the central processing unit 5 '. As shown in the figure, a high potential signal, which is a line conversion signal, is outputted to generate a flip flop. Since it is applied to the sensor terminal PR, the flip-flop FF is preset and output to its output terminal Q as shown in FIG. 4E, and the output signal is input terminal of the central processing unit 5 '. A white line as shown in FIG. 4F is applied to (IN 2 ) and inverted through an inverter (I 1 ) applied to the clear terminal (CLK) of the counter (CNT) and input to its input terminal (CI). As shown in FIG. 4G, the count g is output, and the count g is outputted to the output terminal CO of the counter CNT, and then to the input terminal IN 3 of the central processing unit 5 '. The central processing unit 5 'will not transmit when the number of skipped white lines N is greater than or equal to the set white skip lines N, and if it is not large, only the white skip will be transmitted. and, one also shown in Figure 4b the output from the output terminal (AD 0) of said analog converter (4 ') bar If there is a black pixel signal (t 1) during the same signal, the signal the high potential to the output terminal of the AND gate (AD 1) is output, the output signal is applied to the input terminal (K) of the flip-flop (FF) His As shown in FIG. 4E, the low-potential signal is output to the output terminal Q and applied to the input terminal IN 2 of the central processing unit 5 'and the clear terminal CLR of the counter CNT. The CNT is cleared and the central processing unit 5 'compresses the inputted signal by band and transmits it to the telephone line TL through the modem 7'.

따라서 송신된 신호를 수신한 데이타신호는 제 5 도에 도시한 바와같이 출력된다.Therefore, the data signal receiving the transmitted signal is output as shown in FIG.

그리고, 이상에서 셜명한 바와같은 본 고안의 동작을 신호흐름도를 나타내면 제 6 도에 도시한 바와같다.As shown in FIG. 6, the signal flow chart shows the operation of the present invention as described above.

이상에서 설명한 바와같이 일정라인이상의 화이트라인을 검출하여 그 검출된 결과에 따라 전송을 제어 즉, 일정라인 이상의 화이트라인은 전송하지 않고, 설정된 일정스킵라인까지는 화이트스킵하며, 화소가 있는 경우에는 대역압축하여 전송하게함으로써 불필요한 화이트라인을 전송하지 않게되어 기록지 낭비를 최소로 줄일수 있음은 물론 기록속도를 단축시키게 되므로 고속도 팩시밀리에 적당한 효과가 있다.As described above, the control unit detects a white line above a certain line and controls transmission according to the detected result, that is, does not transmit a white line above a certain line, but skips the set white line to a predetermined skip line. By not transmitting unnecessary white lines, it is possible to reduce the waste of recording paper to the minimum and to reduce the recording speed. Therefore, it is suitable for high speed facsimile.

Claims (1)

팩시밀리의 화상전송 제어장치에 있어서, 아날로그/디지탈 변환기(4')의 출력단자(AD0)를 중앙처리장치(5')의 입력단자(IN1)에 접속함과 아울러 그 중앙처리장치(5')의 휴효독취신호 출력단자(SO1)와 함께 앤드게이트(AD1)를 통해 클럭단자(CL1)에 크럭신호발생부(CLK)의 출력측이 접속될 플립플롭(FF)의 입력단자(K)에 접속하며, 플립플롭(FF1)의 프리세트단자(PR)에는 중앙처리장치(5')의 라인변환신호 출력단자(LO1)를 접속하여 그의 출력단자(Q)를 중앙처리장치(5')의 입력단자(IN2) 및 입력단자(CI)에 인버터(I1)를 통한 상기 유효독취신호 출력단자(SO1)가 접속된 카운터(CNT)이 클리어단자(CLK)에 접속하고, 카운터(CNT)의 출력단자(CO)는 상기 중앙처리장치(5')의 입력단자(IN3)에 접속하여 구성함을 특징으로 하는 팩시밀리의 라인전송제어회로.In the image transmission control apparatus of the facsimile, the output terminal AD 0 of the analog / digital converter 4 'is connected to the input terminal IN 1 of the central processing unit 5' and the central processing unit 5 The input terminal of the flip-flop FF to which the output side of the clock signal generator CLK is connected to the clock terminal CL 1 through the AND gate AD 1 together with the suspended read signal output terminal SO 1 of K), the line conversion signal output terminal LO 1 of the central processing unit 5 'is connected to the preset terminal PR of the flip-flop FF 1 , and its output terminal Q is connected to the central processing unit. The counter CNT, to which the effective read signal output terminal SO 1 is connected via the inverter I 1 , to the input terminal IN 2 and the input terminal CI of 5 'is connected to the clear terminal CLK. And the output terminal CO of the counter CNT is connected to the input terminal IN 3 of the central processing unit 5 '.
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