KR910001885Y1 - Protective circuit of memory in the source of electric power - Google Patents

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Abstract

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Description

전원 인가시 메모리 보호회로Memory protection circuit when power is applied

본 고안의 회로도.Circuit diagram of the present invention.

* 도면의 주요부분에 내한 부호의 설명* Explanation of cold symbols in the main part of the drawings

Q1, Q2 : 트랜지스터 ZD1 : 제너다이오드Q1, Q2: Transistor ZD1: Zener Diode

D1 : 다이오드 BAT : 밧데리D1: Diode BAT: Battery

R1-R6 : 저항 C1, C2 : 콘덴서R1-R6: resistors C1, C2: capacitors

RES : 리셋트 신호 CE : 칩 인에이블 신호RES: Reset Signal CE: Chip Enable Signal

본고안은 컴퓨터나 단말기등에서 전원인가시 램(RAM)에 기억된 값들이 변하지 않도록 하여 램의 오동작을 방지해 주도록 한 전원 인가시 메모리 보호 회로에 관한 것이다.This paper relates to a memory protection circuit when a power is applied to prevent a malfunction of the RAM by preventing the values stored in the RAM from changing when the power is turned on in a computer or a terminal.

일반적으로 컴퓨터나 단말기 등에서 세트의 동작 상태를 지정해 주는 값(주파수, 문자표시 방식등) 들을 전원 "오프"시에도 램(RAM)에 기억시켰다가 세트 사용시에 다시 여러가지 값들을 지정하지 않고 사용하게 되는데 전원 차단시에 램에 필요한 값들을 저장하기 위해서는 램의 전원단과 칩 인에이블(CHIP ENABLE)단자가 밧데리 백업(BATTERY BACK-UP) 회로와 하기와 같이 연결되며 이때 통상의 메모리 백업용 램은 로우파우어(LOW POWER) 램을 사용한다.In general, a computer or a terminal stores values that specify the operation status of a set (frequency, text display, etc.) in RAM even when the power is turned off, and then uses various values without using the set again. In order to save the values required for the RAM when the power is turned off, the RAM power terminal and the chip enable terminal are connected to the battery back-up circuit as follows, and the normal memory backup RAM is low power ( LOW POWER) RAM.

즉 시스템의 전원단에서 전압 조절용 저항을 통하여 밧데리 방전 방지용 다이오드와 직열로 연결되나 다이오드 방향은 전원이 도통할 수 있는 방향으로 연결하며 밧데리의 (-) 단자는 시스템의 접지와 연결하고 (+)단자는 밧데리의 전류가 흐를 수 있는 방향으로 연결된 다이오드와 연결하되 상기의 다이오드와 밧데리에 연결된 다이오드의 반대쪽을 연결하고 그 연결된 지점에서 병렬로 램의 전원단에 연결한 후 램의 전원 단에서 전류제어용 저항을 거쳐서 램의 칩인 에이블 단자에 연결하여 전원 "오프"시에 메모리를 기억시키도록 구성되어있다.In other words, it is connected to the battery discharge prevention diode in series through the voltage regulation resistor at the power supply terminal of the system, but the diode direction is connected in the direction that the power can be conducted. Is connected to the diode connected in the direction that the current of the battery can flow. Connect the opposite side of the diode and the diode connected to the battery. It is connected to the enable terminal, which is a chip of the RAM, and is configured to store the memory when the power is "off".

그러나, 시스템에서 리셋트 신호가 CPU(CENTRAL PROCESSING UNIT)와 CTRC(CATHODE RAY TUBE CONTROLLER)에 연결되어 있어서 CPU 및 CRTC의 동작을 제어하고 메모리 백업용 램의 전원 및 칩 인에이블 신호가 시스템의 전원에 따라서 동작하기 때문에 전원 인가시에 리셋트 신호는 하이레벨로 되고 메모리백 업용 램의 칩 인에이블 신호는 CPU 및 CTRC가 동작하기전에 (즉 리셋트 신호가 하이레벨로 되기전에) 약 0.2Sec 정도 빨리 로우 레벨로 세팅되게 되므로써 메모리 백 업용 램의 동작 상태가 되어 잘못된 데이타가 기억 되거나 기억된 데이타가 변형되게 되는 문제점이 있는 것이었다.However, in the system, the reset signal is connected to the CPU (CENTRAL PROCESSING UNIT) and the CTRC (CATHODE RAY TUBE CONTROLLER), which controls the operation of the CPU and CRTC. The reset signal goes high when the power is applied, and the chip enable signal of the memory backup RAM goes low about 0.2Sec before the CPU and CTRC operate (ie, before the reset signal goes high). As the level is set, the memory for RAM backup is operating and wrong data is stored or the stored data is deformed.

본 고안은 이와 같은 점을 감안하여 CPU와 CRTC의 동작이 리셋트 신호에 의해 스타트시 콘트롤 되는 점을 이용하여 밧데리 백업 회로에 시스템 리셋트 신호를 인가시킴으로써 전원 인가시 메모리 백업용 램의 칩 인에이블 신호를 시스템의 리셋트 신호와 일치하도록 하여 잘못된 데이타가 메모리 백업 용 램에 기억되는 것을 방지해 주도록 한 것이다.In consideration of the above, the present invention applies the system reset signal to the battery backup circuit by using the point that the operation of the CPU and the CRTC is controlled by the reset signal, thereby enabling the chip enable signal of the RAM for memory backup when the power is applied. By matching the reset signal of the system, it prevents erroneous data from being stored in the memory backup RAM.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

저항 (R1-R3)과 제너다이오드(ZD1)가 베이스에 연결된 트랜지스터(Q1)의 콜렉터측에는 밧데리(BAT)가 저항(R4)(R5)과 밧데리 보호용 다이오드(D1)를 통하여 연결됨과 동시에 저항(R6)을 통하여 트랜지스터(Q2)의 베이스가 연결되게 구성하고 트랜지스터(Q1)(Q2)의 콜렉터측에서 바이패스용 콘덴서(C1)(C2)를 통하여 메모리 백업용 램의 칩 인에이블 신호()와 전원(Vcc)이 인가되게 구성한 후 저항(R1)과 제너다이오드(ZD1) 사이에 시스템의 리셋트 신호()를 인가시켜 주어 전원 투입시 칩 인에이블 신호()를 시스템 리셋트() 신호와 동시에 인 에이블 시키도록 구성한 것이다.On the collector side of transistor Q1 having resistors R1-R3 and zener diode ZD1 connected to the base, battery BAT is connected via resistor R4 and battery protection diode D1 and resistor R6. The base of the transistor Q2 is connected to the base of the transistor Q2, and the chip enable signal of the RAM for memory backup through the bypass capacitors C1 and C2 on the collector side of the transistors Q1 and Q2. ) And the power supply (Vcc) are applied to the reset signal of the system between the resistor (R1) and the zener diode (ZD1) ) To enable the chip enable signal ( System reset ( ) Is configured to enable the signal at the same time.

이와 같이 구성된 본 고안에서 시스템에 전원(+5V)을 인가시킬 경우 전원은 인가 되었으나 리셋트신호()가 하이레벨로 인가 되기전의 약 0.2Sec 동안의 칩 인에이블 신호()상태를 살펴보면 제너다이오드(ZD1)와 저항(R1)의 연결부분에 시스템 리셋트 신호()가 로우 레벨로 인가되므로 제너다이오드(ZD1)와 저항(R1)의 연결 부분은 로우 레벨로 세팅되어진다.When the power (+ 5V) is applied to the system in this configuration, the power is applied but the reset signal ( The chip enable signal (for about 0.2Sec before) is applied to the high level. The system reset signal () is connected to the connection between the zener diode (ZD1) and the resistor (R1). ) Is applied at the low level, so that the connection portion of the zener diode ZD1 and the resistor R1 is set at the low level.

이때 트랜지스터(Q2)의, 에미터는 인가시킨 시스템의 전원(+5v)과 연결되어 있으므로 5V로 인가되므로 메모리 백업용 램의 칩 인에이블 신호()는 리셋트 신호()가 하이레벨로 인가될 때까지 (즉 시스템 리셋트 시간인 0.2Sec 정도)는 5V 레벨을 유지하게 된다.At this time, since the emitter of the transistor Q2 is connected to the power supply (+ 5v) of the applied system and is applied at 5V, the chip enable signal of the RAM for memory backup ( ) Is the reset signal ( ) Will be maintained at 5V until high level is applied (ie 0.2Sec, the system reset time).

여기서 시스템 전원(+5V)을투입하기 전에는 밧데리(BAT)의 3V 레벨이 칩 인에이블 신호()로 인가되어진다.Here, before the system power (+ 5V) is turned on, the 3V level of the battery (BAT) is changed to the chip enable signal ( ) Is applied.

즉 전원 "오프" 상태에서 램의 칩 인에이블 신호()가 밧데리(BAT) 전원인 3V를 유지하다가 전원 "온"되는 순간에 5V레벨로 상승하게 되고 그 상태를 리셋트 신호()가 하이 레벨로 인가되는 시간인 0.2Sec 동안유지하게 되는 것이다.That is, the chip enable signal (in RAM) in the power-off state. ) Keeps 3V, the battery (BAT) power supply, rises to the 5V level when the power is "on" and resets the state. ) Is maintained for 0.2Sec, which is the time when high level is applied.

그 후 0.2Scc 정도의 리셋트 시간인 (ZD1)와 저항(R1)을 연결 부분에 인가되는 리셋트 신호()가 하이레벨로 되고 이에 따라 제너다이오드(ZD1)가 "온"되어 트랜지스터(Q1)의 베이스가 하이 레벨이 되고 트랜지스터(Q2)의 에미터는 접지와 연결되어 있으므로 로우 레벨이 되어 트탠지스터(Q1)가 도통하게 되므로써 콜렉터는 로우 레벨이 되어 트랜지스터(Q1)의 콜렉터에서 인가되는 메모리 램의 칩 인에이블 신호()가 로우레벨로 유지된다.After that, a reset signal (ZD1), which is a reset time of about 0.2 Scc and a resistor R1, ) Becomes high level, and thus the zener diode ZD1 is " on " so that the base of transistor Q1 is at high level and the emitter of transistor Q2 is at low level and is therefore at low level. Becomes a low level so that the collector is at a low level so that the chip enable signal of the memory RAM applied from the collector of transistor Q1 ( ) Is kept at the low level.

따라서 시스템의 리셋트 신호()가 하이레벨로 인가되는 시점과 신호()가 로우레벨로 인가되는 시점이 일치하게 된다.Therefore, the reset signal of the system ( ) Is applied to the high level and the signal ( ) Is applied at the low level.

즉 전원 "온"시 시스템의 리셋트 시간 동안에는 메모리 백 업용 램의 칩 인에이블 신호()를 5V의 하이레벨로 인가시켜주어 디스에이블(DISABLE)시키고 리셋트 기간을 해제 하는 리셋트 신호()의 하이레벨 인가와 동시에 칩 인에이블 신호()를 로우레벨로 인가시켜주어 인에이블 시킨다,That is, during the reset time of the system when the power is "on", the chip enable signal of the RAM for memory backup ( ) Is applied to a high level of 5V to disable and reset the reset period ( At the same time as the chip enable signal ( Enable low level to enable,

그러므로 종래와 같이 칩 인에이블 신호()가 리셋트 신호()보다 0.2Sec 정도 빨리 세팅되는 경우가 없어지게 되어 램의 오동작이 없어지게 된다.Therefore, the chip enable signal ( ) Reset signal ( 0.2Sec faster than) will eliminate the malfunction of the ram.

이때 트랜지스터(Q2)의 콜렉터에서 인가되는 메모리 백업용 램의 전원(Vcc)을 살펴보면 밧데리(BAT) 전압인 3V가 유지되다가 전원 인가시에 5V를 유지하게 된다.At this time, the power supply Vcc of the memory backup RAM applied from the collector of the transistor Q2 is maintained at 3V, which is a battery voltage BAT, but is maintained at 5V when the power is applied.

한편 시스템의 전원 차단시를 살펴보면 시스템의 전원 차단시에는 리셋트 신호()가 0V로되고 램의 칩 인에이블 신호()는 밧데리(BAT)전원이 인가되어 3V로 유지되게 되므로써 램을 디스 에이블 시키게 된다.On the other hand, when the system is turned off, the reset signal ( ) Becomes 0V and the chip enable signal of RAM ( ) Disables the RAM as battery (BAT) power is applied and maintained at 3V.

이때 램의 전원단 Vcc는 5V에서 밧데리(BAT) 전압인 3V가 인가되어 메모리 백 업용 램에 전원을 공급해주므로써 메모리를 기억하게 하여 준다.At this time, the power supply Vcc of the RAM is supplied with a battery (BAT) voltage of 3V at 5V, thereby supplying power to the memory backup RAM, thereby making it possible to remember the memory.

이와 같이 본 고안은 전원 차단시 즉 세트를 사용하지 않을 경우에 메모리 백업용으로 밧메리 회로와 로우 파우어(3V) 램을 사용할 경우 메모리 백업 램의 오동작을 방지하기 위하여 램의 칩 인 에이블 신호()를 시스템의 리셋트의 신호()로 제어하도록 한 것으로써 CPU 및 CRTC가 정상적인 상태하에서만 램이 동작(ENAELE) 하도록 하여 리셋트 시간 동안에 잘못된 데이타가 기록되거나 기록된 데이타가 변형되지 않게하여 준다.As such, the present invention uses the chip enable signal of the RAM to prevent the memory backup RAM from malfunctioning when the battery circuit and the low power (3V) RAM are used for memory backup when the power is turned off, that is, when the set is not used. ) Reset signal of the system ( This allows the RAM to operate only when the CPU and CRTC are in a normal state so that wrong data is not recorded or the recorded data is not modified during the reset time.

램의 칩 인에이블 신호와 전원이 시스템의 리셋트 신호의 제어를 받도록 구성해 주어 전원 "온""오프"시에 메모리 백업용 램의 데이타가 손상되지 않도록 하는 효과가 있는 것이다.The chip enable signal of the RAM and the power are configured to be controlled by the reset signal of the system so that the data of the RAM for memory backup is not damaged when the power is "on" and "off".

Claims (1)

시스템 전원(+5V)이 인가되고 시스템 리셋트 신호()에 의하여 그 구동이 제어되는 제너다이오드(ZD1)와, 상기 제너다이오드(ZD1)의 구동에 따라 동작이 선택되고 밧데리(BAT)가 다이오드(D1)를 통하여 콜렉터에 연결되는 트랜지스터(Q1)와. 상기 트랜지스터(Q1)의 콜렉터 출력에 의하여 그 구동이 선택되고 밧데리(BAT)가 다이오드(D1)를 통하여 콜렉터에 연결되는 트랜지스터(Q2)로 구성되어 상기 트랜지스터(Q1)(Q2)의 콜렉터측에서 메모리 백 업용 램의 칩 인에이블 신호()와 전원(Vcc)이 인가되게 연결 구성시킨 것을 특징으로 한 전원 인가시 메모리 보호 회로.System power (+ 5V) is applied and system reset signal ( Zener diode ZD1 whose driving is controlled by < RTI ID = 0.0 > and < / RTI > The drive is selected by the collector output of the transistor Q1, and the battery BAT is composed of a transistor Q2 connected to the collector via a diode D1, and the memory at the collector side of the transistor Q1 Q2. Chip enable signal of RAM for backup ) And the power supply (Vcc) is connected to the configuration of the memory protection circuit when the power supply.
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