KR910000534B1 - 단일칩 마이크로 프로세서 - Google Patents

Abstract

내용 없음.

Description

단일칩 마이크로 프로세서

제1도는 본 발명의 실시예 1의 마이크로 프로세서의 브레이크 수단의 구성도.

제2도는 제1도에서 입력을 어드레스로 한 경우에 있어서 브레이크 제어회로 및 피드백 제어회로의 상세한 구성예를 도시한 도면.

제3도는 제2도의 구성에 있어서 선택 가능한 4개의 모드를 도시한 도면.

제4도는 본 발명의 실시예 2의 마이크로 프로세서의 브레이크 수단의 구성도.

제5도는 제4도의 구성에 있어서 선택 가능한 모드를 도시한 도면.

본 발명은 마이크로 프로세서에 관한 것으로, 특히 마이크로 프로세서의 소프트 웨어의 디버그를 목적으로한 브레이크 기능을 갖는 마이크로 프로세서에 관한 것이다.

마이크로 프로세서의 집적도가 향상되는 컴퓨터 시스템의 많은 구성 요소가 마이크로 프로세서내에 수납되도록 되어 왔다. 근래에는 명령 데이타 캐시 메모리나 메모리 관리기구를 내장하는 마이크로 프로세서도 출현하고 있다.

이러한 구성요소를 칩내에 내장하는 것에 의해서 고속화가 실현되었지만, 그것은 동시에 웨어의 디버그를 곤란하게 하는 요인으로 되었다. 이러한 것은 모든 처리를 칩 중에서 행해 버리기 때문에 소프트 웨어의 디버그를 위해 처리도중의 상태를 관측하고자 생각해도 칩의 바깥에서는 용이하게 볼 수가 없다.

예를 들면, 어떤 프로그램의 도중에서 처리를 일시적으로 정지하고 마이크로 프로세서의 상태를 관찰할 경우를 상정한다. 칩 중에 캐시메모리가 없는 경우에는 칩의 어드레스 핀을 관측하고 있으면 현재 어떤 명령을 실행하고 있는가를 알 수가 있다. 그러나, 캐시 메모리를 내장하고 있는 경우에는 명령이 캐시메모리에 있을 때에는 칩의 어드레스 핀에 명령의 어드레스는 나타나지 않는다. 이것은 소프트 웨어의 디버그를 대단히 곤란하게 한다.

그리고, 마이크로 프로세서내에 어드레스를 감시하는 기능을 갖는 것이 출현되었다. 그들의 마이크로 프로세서에서 사용자는 프로그램을 임의의 시점에서 정지할 수 있다. 마이크로 프로세서는 사용자가 설정 가능한 레지스터를 갖는다. 사용자는 프로그램중의 명령의 어드레스를 이 레지스터에 설정하는 것에 의해 정지위치, 즉, 브레이크 포인트를 지정한다.

종래, 어드레스를 사용한 브레이크 기능에 대해서는 예를들면 ① IEEE Micro, 1985년 12월, pp 4~22, ② Introduction to The NS 1600 Architecture, 1983년 1월, pp-31-32 및 ③ 닉게이 eletronics, 1986년 3월 24일호, pp 199~240에 기재되어 있다.

상기의 3개의 예는 각각 Intel 80386, NS 16000, NEC V 60에 관한 것이다. 본 명세서에 있어서는 이하, 80386, NS 16000, V 60이라 한다.

80386의 브레이크 기능은 상기의 3개 중에서 가장 단순한 것으로 되어 있다. 80386은 마이크로 프로세서의 내부에 디버그용의 어드레스 레지스터를 4개 가지고 있다. 사용자는 이 레지스터에 임의의 어드레스 값을 설정할 수 있다. 80386은 액세스 하는 어드레스와 4개의 레지스터 값을 독립적으로 비교하여 일치하는 것이 있으면 브레이크를 일으켜서 제어를 디버그 루틴으로 이행한다.

NS 16000의 브레이크 기능은 좀더 강력하다. NS 16000에서는, 사용자는 액세스 하는 어드레스와 레지스터의 값의 일치가 지정 회수 반복되었을 때에 브레이크를 일으키도록 설정할 수가 있다. 즉, 프로그램 중에 루프가 있는 경우에 루프를 50회 돌렸을 때에 프로그램을 정지시키는 지정이 가능하다.

V 60은 NS 16000과는 또 다른 방법으로 브레이크 기능을 강화하고 있다. 사용자는 액세스 형별로 브레이크를 걸어둔다. 여기에서 말하는 액세스형은 리드/라이트/실행의 3종류이다. 예를 들면, 어떤 어드레스에 대해서도 라이트를 행한 경우에만 브레이크를 일으키도록 설정하면 그 어드레스에 대해서 리드를 행하여도 브레이크를 일으키지 않는다.

상기와 같이 종래의 마이크로 프로세서에도 브레이크 수단을 갖는 것이 있지만, 최근의 프로그램의 거대화, 복잡화에 대해서는 능력이 부족하다. 특히 거대화 하는 한편의 프로그램의 구축법으로서 유효하다고 인정되고 있는 구조화 프로그래밍의 기법이나 오브젝트·오리엔티드적인 프로그램 언어에 대한 배려를 소홀히 하고 있었다.

본 발명의 목적은 사용자로서 보다 강력한 사용하기 쉬운 디버그 스토크(stock)로서의 브레이크 기능을 갖는 마이크로 프로세서를 제공하는데 있다. 보다 구체적으로는 종래에 비해서 보다 복잡한 브레이크 조건의 설정이 가능한 브레이크 기능을 갖는 마이크로 프로세서를 제공하는데 있다.

상기의 목적을 달성하기 위하여, 본 발명에 있어서 제1의 수단으로서 다음과 같이 어드레스를 사용한 브레이크 수단을 마이크로 프로세서에 탑재한다. 이 브레이크 수단은 어드레스를 유지하는 여러개의 브레이크 포인트 레지스터(사용자가 설정하는 어드레스를 유지하는 레지스터를 브레이크 포인트 레지스터라고 한다)와 그들의 브레이크 포인트 레지스터의 값과 액세스한 어드레스 값과의 비교결과의 이력을 유지하는 제어회로를 갖는다. 브레이크 포인트 레지스터와 액세스하는 어드레스의 어드레스 신호선은 비교기에 접속되고, 비교결과는 브레이크 제어회로에 보내진다.

브레이크 제어회로는 비교기에서 보내져온 비교결과의 이력을 유지하는 기능을 갖는다. 특히, 다른 브레이크 포인트 레지스터의 비교의 이력이 브레이크 조건의 성립을 판정하는 회로에 입력되어 있는 점이 중요하다. 상기 종래의 방식에서는 개개의 브레이크 포인트 레지스터는 독립적이며, 단순히 여러개 늘어서 있을 뿐이었다. 본 발명의 경우, 다른 브레이크 포인트 레지스터의 이력도 이용해서 보다 복잡한 트랩조건을 만들어 낸다.

상기 구성에 의해 사용자는 여러개의 브레이크 포인트 레지스터를 사용하지 않으면 설정할 수 없는 트랩조건을 지정할 수 있다.

보다 구체적으로는 예를들면, 브레이크 포인트 레지스터 0에 설정한 어드레스를 액세스한 후, 브레이크 포인트 레지스터 1에 설정한 어드레스를 액세스한 경우에 브레이크를 일으킬 수가 있다. 이 설정은 특정의 서브 루틴 호출이 일어난 후로 그 서브 루틴을 빠져나갈 때에 트랩을 걸고자 하는 경우 등에 유효하다. 브레이크 포인트 레지스터 0에는 그 서브 루틴을 호출하는 명령의 어드레스를 설정하고, 브레이크 포인트 레지스터 1에는 서브 루틴에서의 리턴을 지시하는 명령의 어드레스를 설정한다. 그리고, 브레이크를 일으키는 조건으로서는 브레이크 포인트 레지스터 0에 히트한 후에, 브레이크 포인트 레지스터 1에 히트한 경우에 브레이크를 일으키도록 설정한다. 프로그램을 실행시켰을 때에 브레이크 포인트 레지스터 0에 히트하면 브레이크 제어회로는 그것을 이력으로서 유지한다. 그리고 그후, 서브 루틴에서 리턴할 때에 브레이크 포인트 레지스터 1에 히트하여 브레이크가 일어난다. 또한, 이 조건일 경우 브레이크 포인트 레지스터 0에 히트하기 전에 브레이크 포인트 레지스터 1에 히트하여도 브레이크는 일어나지 않는다.

본 발명의 목적을 달성하기 위한 제2의 수단으로서 앞서 상기 제1수단에서 기술한 어드레스를 대신해서, 데이타를 사용한 브레이크 수단을 마이크로 프로세서에 탑재한다. 이 제2의 수단은 제1의 수단에 있어서의 "어드레스"를 "데이타"로 치환한 것이다. 다만, 어드레스에 의한 브레이크와는 달리 데이타에 의한 브레이크는 종래, 칩의 바깥 회로에서는 너무 복잡하게 되어 있었다. 이 원인은 데이타가 얼라인먼트를 필요로 하는 것에 있다. 데이타는 칩내에서는 단순히 32비트로 표현되어 레지스터의 값과 용이하게 비교할 수 있다. 그러나, 칩 바깥에서는 8,16,32비트라는 다른 길이의 데이타가 혼재하여 단순히 값을 비교하여 트랩을 걸 수가 없다. 본 발명은 칩내에서 데이타에 의한 브레이크 기능을 실현시키기 위해 비트 길이를 일치시키는 얼라이너를 갖는다.

이 제2수단일 경우의 구성 요소는 기본적으로 어드레스에 의한 제1의 수단의 경우와 동일하다. 다른 것은 브레이크 포인트 레지스터(어드레스는 아니고 데이타를 유지하고 있다.)의 값과 비교하는 것이 데이타인 점뿐이다. 또, 그 동작에 대해서도 어드레스 트랩의 경우와 마찬가지이다.

또한, 상기 제1, 제2의 수단에 있어서 비교기의 기능(일치만을 검출하던가, 대소 비교를 행하던가)이나, 개수(브레이크 포인트 레지스터와 같은 수의 비교기를 사용하던가, 선택기를 사용한 교환 방식으로 하던가)는 임의이다.

[실시예 1]

제1도에 본 발명의 기본적인 실시예의 구성을 도시한다.

본 실시예는 선택기(103)에 의해서 입력신호 a를 데이타/어드레스로 교체할 수가 있는 것이다. 즉, 앞에 설명한 수단 1과 수단 2의 양쪽을 교체해서 실현할 수가 있는 것이다. n개의 브레이크 포인트 레지스터 BRPi(i=0,1,2,…n)(101-0~101-n)에는 비교되어야할 어드레스, 또는 데이타의 값이 유지된다. BRPi의 값은 사용자가 설정한다. BRPi의 각각의 값을 출력 bi와 a를 입력으로 하는 n개의 비교기 CMP(102-0~102-n)가 나란히 늘어서 있다. 여기에 입력 a는 어드레스 ADR, 또는 데이타 DATA를 얼라이너 ALN으로 얼라인먼트할 결과의 어느 것인가이며, 선택기 SEL의 출력이다. bi와 a의 사이즈(비트폭)은 동일하다. 또, 여기에 ALN은 여러가지의 사이즈의 데이타를 입력으로 하여 동일 사이즈의 형으로 출력하는 기능을 갖는다. 예를들면 8,16,32등의 여러가지의 사이즈의 데이타를 부호확장, 또는 제로(0) 확장해서 32비트 길이의 데이타로 변환할 수 있다. CMP에서는 a,bi의 값의 비교를 행하여 일치, 또는 대소관계를 표시하는 신호 Ci를 출력으로 한다. 일치만을 검출하던가, 대소 비교를 행하던가에 의해서 CMP의 하드량은 크게 달라지기 때문에 n개의 CMP 중의 몇개만으로 대소 비교의 기능을 마련하고, 다른 CMP는 일치만을 검출하는 구성이 현실적이다.

n개의 CMP에서의 출력 Ci는 브레이크 제어회로 BRCNT에 입력된다. 그리고, 유지해야할 이력정보 d₂는 피드백 제어회로 FBCNT에 입력, 유지된다. 그리고, 그 유지된 이력은 BRCNT의 입력 (f)로 된다. 또, BRCNT와 FBCNT로의 제어신호 e0, e1이 있다. BRCNT는 이들의 신호를 입력으로 하는 상태기계(stage machine)이며, 랜덤 로직 또는 PLA이나 ROM으로 구성할 수 있다. BRCNT에서의 출력 d0는 브레이크 지시신호, d1은 지정된 조건을 만족한 것을 알리는 보고신호이다. 제어신호 e0, e1의 내용에 의해서 d1이 어서트 되어도 d0가 어서트 되지 않는 경우가 있다.

본 발명의 특징은 다른 브레이크 포인트 레지스터의 비교결과의 이력을 사용한 브레이크 조건을 사용자가 설정할 수 있는데 있다. 다음에 기술하는 제2도의 설명에서는 피드백 제어회로 FBCNT의 출력 f가 비교기 CMP의 출력 C0의 이력을 바탕으로 만들어진다. 그리고, 사용자가 BRCNT를 순차적 브레이크 모드라고 부르는 모드로 설정한 경우 신호 f와 c1을 바탕으로 신호 d0, d1을 생성한다.

제2도는 어드레스를 비교하는 경우이고, 또한 브레이크 포인트 레지스터가 2개인 경우에 있어서 상기 브레이크 제어회로(105) 및 피드백 제어회로(106)의 상세한 구성을 도시하고 있다. BRPi에는 어드레스가 설정되어 a를 통해서 어드레스 ADR이 각 CMP에 입력된다. 각 CMP는 a와 bi를 비교하여 일치하였을 때에 C0 또는 C1에 1을 출력한다. 제어 레지스터 CR(210) 중의 2비트 d1은 이들의 비교결과를 표시하고 있다. 브레이크 지시신호 d0는 d1과 같은 제어레지스터 CR(210) 중에 있다. d0는 BRCNT로의 제어신호 f 및 제어신호 BE0, BE1, DB로 되는 e0에 의해서 지정된 조건을 만족하는 입력 C0, C1이 들어간 때에 어세트 된다. 여기에 DB는 브레이크를 가능하게 하는 제어신호, BE0 및 BE1은 브레이크를 일으키는 조건을 지정하는 신호, f는 BRCNT에 FBCNT에서 주어지는 이력 정보이다. FBCNT의 내부상태는 이것을 클리어하기 위한 제어신호 e1에 의해 클리어된다. 제3도에 BE0와 BE1에서 지정된 조건을 도시한다. BE0=1, BE1=1일때는 순차적 브레이크 모드라고 부르는 모드로 설정된다. 이 모드에 있어서는 BRP0의 비교결과의 이력을 사용하고, 또한 BRP1과 어드레스의 값이 일치하였을 때에 브레이크가 일어나도록 조건 설정된다. 순차적 브레이크 모드에 있어서 BRP0의 내용과 ADR의 값이 일치하면 C0가 '1'로 되어 FBCNT 내의 F/F(211)의 입력 S가 '1'로 되고, F/F(211)의 출력 F가 '1'로 된다. 그후, 어드레스 ADR이 몇번인가 변화하여 BRP1(101-1)의 내용과 일치하면 C1이 '1'로 된다. F/F(211)의 출력이 '1'이고, 또한 L1이 '1'일때 L4가 '1'로 된다. 이때, DB=1이면 브레이크 지시신호 d0가 어스트된다. BRPO(101-0)에 몇번 히트하여도, 또 BRP0(101-0)에 히트하기 이전에 BRP1(101-1)에 히트하여도 브레이크는 일어나지 않는다. 과거에 BRP0(101-0)에 히트하고 있던 경우에 한하여 BRP1(101-1)에 히트하면 브레이크가 일어난다. 상기의 순서는 상기 F/F(211) 및 각 논리 게이트(201-209)에 의해 달성되고 있다. BE0, BE1으로 표시되는 4개의 모드 중에서 이 순차적 모드만이 이력을 사용한 조건으로 되어 있다.

[실시예 2]

제4도는 본 발명을 데이타 브레이크와 데이타 검색에 사용하는 경우의 실시예 1의 구성을 도시하고 있다. 본 실시예에서, 비교기 CMP는 대소 비교를 실행하는 기능을 가지며, 비교결과를 2개의 출력 li, gi로 표시한다.

앞에 기술한 제2의 수단, 즉 데이타에 의한 브레이크의 경우에는 데이타 브레이크의 회로를 데이타의 검색에 이용할 수 있다. 이 경우에는 브레이크를 일으켜서 제어를 디버그 루틴으로 이행하는 일 없이 단순히 비교결과를 마이크로 프로세서내의 플래그에 반영하여 통상처리를 계속한다. BRPi에 데이타가 설정되어 얼라이너(104)를 통한 데이타 a와의 사이의 대소 비교가 비교기 CMP에서 행하여 진다. CMP의 출력인 l0는 a＞b0, g0는 a

b0, l1은 a＜b1, g1은 a

b1을 만족했을 때에 각각 '1'로 된다. cc0, cc1, cc2는 브레이크 조건을 표시한 제어신호이다. 제5도는 cc0, cc1, cc2에 의해서 지정되는 조건을 도시하고 있다. 예를들면, BRPi가 32비트 레지스터로서, 32비트로 표현 가능한 정정수 0~2³躬(NSB 비트한다)중, 1000~10000의 범위에 있는 수의 총수를 카운트할 경우 다음과 같이 된다.

먼저, cc0, cc1, cc2의 모든 0를 입력하여 CR(405)의 값을 클리어 한다. 여기에 CR(405)는 플래그로서 실행제어부에 입력되어 있으며, 이 값에 의해서 조건 분기 가능하다고 한다. 계속해서, BRP0에 값 1000, BRP1에 10000을 설정하고, 또 cc1을 '1'로 한다. 그후는 비교 데이타 DATA를 ALN(104)를 통해서 입력하여 일정의 연산시간 경과후에 CR(405)를 설정하면, 만약 1000

DATA

10000이면 CR=1로 되고 있다. 그리고, 실행부는 이것을 바탕으로 하여 특정의 레지스터의 값을 +1하여 총수를 카운트한다. 여기에서, DATA는 얼라이너를 통해서 주어지기 때문에 8,16,32비트의 각종 사이즈의 데이타도 일률적으로 취급한다.

Claims (7)

1. (a) 브레이크 포인트가 설정될 때, 현재 실행되는 프로그램의 명령의 어드레스 또는 데이타를 유지하는 여러개의 유지수단(101-0,101-1,…101-n), (b) 상기 유지수단에 의해 유지된 값과 단일칩 마이크로 프로세서에 의해 현재 실행되는 상기 프로그램의 명령의 어드레스 또는 데이타를 비교하고, 상기 유지수단에 의해 유지된 값과 현재 실행되는 상기 프로그램의 명령의 어드레스 또는 데이타가 일치하면 신호를 출력하여 브레이크 포인트가 발생된 것을 지시하는 비교수단(CMP), (c) 상기 비교수단(CMP)에 의해 지시된 사전에 발생된 브레이크 포인트의 이력을 유지하는 이력 유지수단(106), (d) 상기 유지수단으로 부터의 상기 신호에 의해 지시된 사전에 발생된 브레이크 포인트와 상기 비교수단(CMP)으로 부터의 상기 신호에 의해 지시된 현재의 브레이크 포인트의 관계에 의해 만족되는 소정의 조건이 상기 비교수단 및 상기 이력 유지수단으로 부터의 제1 및 제2의 신호에 따라 만족되는 경우에, 출력신호를 출력하는 제어수단(105)과 (e) 상기 제어수단에 상기 소정의 조건을 설정하는 설정수단을 포함하는 단일칩 마이크로 프로세서.
2. 제1항에 있어서, 또 (f) 상기 비교수단(CM0)에 어드레스 및 데이타를 선택적으로 공급하는 수단(103)를 포함하는 단일칩 마이크로 프로세서.
3. 제2항에 있어서, 또 (g) 상기 데이타의 비트 길이를 소정의 일정한 길이로 일치시키는 얼라인먼트 수단(104)를 포함하는 단일칩 마이크로 프로세서.
4. 제1항에 있어서, 상기 비교수단(CMP)를 여러개 갖는 단일칩 마이크로 프로세서.
5. 제1항에 있어서, 상기 비교수단(CMP)는 입력신호의 대소 비교를 실행하는 기능을 갖는 단일칩 마이크로 프로세서.
6. (a) 브레이크 포인트가 설정될 때, 현재 실행되는 프로그램의 명령의 어드레스 또는 데이타를 유지하는 여러개의 유지수단(101-0,101-1,…101-n), (b) 단입칩 마이크로 프로세서에 의해 현재 실행되는 프로그램의 명령의 어드레스 또는 데이타임과 동시에 제2의 유지수단에 의해 유지된 어드레스 또는 데이타를 상기 유지수단에 의해 유지된 값과 비교하여, 상기 유지수단에 의해 유도된 값과 상기 제2의 유지수단에 의해 유지된 상기 어드레스 또는 데이타가 일치하면 신호를 출력하는 것에 의해, 브레이크 포인트가 발생된 것을 지시하는 비교수단(CMP), (c) 상기 비교수단(CMP)에 의해 지시된 사전에 발생된 브레이크 포인트의 이력을 유지하는 이력 유지수단(106), (d) 소정의 조건이 만족하도록, 상기 유지수단(101-0,101-1,…101-n)에 유지된 어드레스 또는 데이타가 상기 프로그램에 의해 액세스 된 후, 상기 제2의 유지수단내에 유지된 상기 어드레스 또는 데이타가 상기 프로그램에 의해 액세스될 때 출력신호를 출력하는 제어수단(105)을 포함하는 단일칩 마이크로 프로세서.
7. (a) 브레이크 포인트가 설정될 때, 현재 실행되는 프로그램의 명령의 어드레스 또는 데이타를 유지하는 여러개의 유지수단(101-0,101-1,…101-n), (b) 상기 유지수단(101-0,101-1,…101-n)에 의해 유지된 값과 단일칩 마이크로 프로세서에 의해 현재 실행되는 프로그램 명령의 어드레스 또는 데이타의 값을 비교하여, 상기 유지수단에 의해 유지된 값과 현재 실행되는 상기 프로그램의 명령의 어드레스 또는 데이타의 값이 일치하면 신호를 출력하는 것에 의해, 브레이크 포인트가 발생된 것을 지시하는 다수개의 비교수단(102-0,102-1,…102-n), (c) 상기 비교수단(102-0,102-1,…102-n)에 의해 지시된 사전에 발생된 브레이크 포인트의 이력을 유지하는 이력 유지수단(106), (d) 소정의 조건이 상기 이력 유지수단(106)로 부터의 신호에 지시된 사전에 발생된 브레이크 포인트와 상기 비교수단(102-0,102-1,…102-n)으로 부터의 신호에 의해 지시된 현재의 브레이크 포인트의 관게에 의해 만족되도록, 상기 비교수단(102-0,102-1,…102-n) 중의 특정한 하나를 거쳐서 상기 유지수단중의 특정한 하나로부터 공급된 적어도 하나의 신호와 상기 비교수단(102-0,102-1,…102-n) 중의 다른 것을 거쳐서 상기 유지수단 중의 다른 것으로 부터 상기 이력 유지수단내에 유지된 신호를 사용하여 출력 신호를 출력하는 제어수단(105)을 포함하는 단일칩 마이크로 프로세서.

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