KR900013518A - 반도체집적회로장치 및 그의 결함구제방법 - Google Patents

Abstract

내용 없음

Description

반도체집적회로장치 및 그의 결함구제방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명이 적용된 64M 비트의 다이나믹형 RAM의 1 실시예를 도시한 기본적인 블럭도,

제3도는 본 발명이 적용된 반도체집적회로장치의 회로블럭과 그것에 대응한 본딩패드의 배치의 1실시예를 도시한 기본적인 배치도,

제8도는 매크로셀화되는 1개의 메모리블럭의 1실시예를 도시한 블럭도,

제13도는 제9도에 도시한 파워다운회로의 1실시예를 도시한 구체적인 회로도,

제14도는 본 발명에 관한 다이나믹형 RAM에 사용되는 메모리셀의 1실시예를 도시한 소자 구조단면도,

제21도는 본 발명에 관한 결함구제방법의 1실시예를 설명하기 위한 개략적인 블럭도,

제28도는 본 발명의 1실시예인 DRAM의 워드션트선의 상하 다른 층배선구조의 1예를 도시한 종단면도.

Claims (47)

1. 메모리셀이 매트릭스형으로 배치되어서 이루어지는 메모리어레이와 그 어드레스선택회로 및 메모리셀에 대해서 리드/라이트를 실행하는 입출력회로를 갖는 회로 블럭을 매크로셀화해서 되는 반도체기억회로를 포함하는 반도체집적회로장치.
2. 특허청구의 범위 제1항에 있어서, 상기 반도체기억회로는 상기 매크로셀이 여러개 마련되어 이루어지는 메모리회로, 여러개의 매크러셀중의 어느 하나를 선택하는 선택신호 및 그의 동작에 필요한 주요한 타이밍신호를 발생시키는 제어회로를 포함하는 반도체집적회로장치.
3. 특허청구의 범위 제2항에 있어서, 상기 제어회로는 어드레스신호중 매크로셀중의 메모리셀을 지정하는 어드레스신호와 매크로셀 자체를 지정하는 어드레스신호를 분리하는 어드레스제어회로 및 여러개의매크로셀에 대해서 공통으로 사용되는 재생 어드레스 카운터회로를 포함하는 반도체집적회로장치.
4. 특허청구의 범위 제2항에 있어서, 특정의 회로기능을 갖는 여러개로 되는 매크로셀을 포함하고, 외부에서 입력되는 신호용의 본딩패트를 그것에 대응하는 매크로셀에 근접해서 마련함과 동시에 상기 본딩패드에는 그근방까지 연장한 LOC 리이드 프레임과 피복와이어에 의해서 본딩시키는 반도체집적 회로장치.
5. 특허청구의 범위 제4항에 있어서, 상기 매크로셀은 그 자체가 1개의 반도체기억회로로써의 동작을 실행하는 메모리어레이와 그의 어드레스선택회로 및 메모리셀에 대해서 리드/라이트를 실행하는 데이타입출력회로를 포함하는 반도체집적회로장치.
6. 특허청구의 범위 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서, 상기 LOC리이드프레임은 여러개의 매크로셀에 대응해서 마련되는 동일 신호를 공급하는 본딩패드 사이를 접속하는 배선의 일부로써도 사용되는 반도체집적회로장치.
7. 특허청구의 범위 제6항에 있어서, 상기 LOC리이드프레임은 여러개의 매크로셀 사이에서 전달되는 신호배선의 일부로써도 사용되는 반도체집적회로장치.
8. 메모리어레이에 배치되는 동일 평면상에 평행하게 배치되는 원드선의 백킹배선을 다층화하고, 상기 인접워드선에 이용되는 백킹배선을 서로 다른 층의 배선으로 하는 반도체기억회로를 포함하는 반도체집적회로장치.
9. 특허청구의 범위 제8항에 있어서, 상기 백킹배선은 2층의 금속배선층으로 되고, 워드션트부에서 상하층의 교체를 실행하는 것인 반도체집적회로장치.
10. 특허청구의 범위 제8항 또는 제9항에 있어서, 상기 백킹배선과 동일하게 형성되는 금속배선층에 의해 센스앰프의 공통소오스선의 백킹배선이 형성되는 반도체집적회로장치.
11. 메모리어레이에 배치되는 비트선을 다층화하고, 상기 인접비트선은 다른층의 배선으로 한 반도체기억회로를 포함하는 반도체집적회로장치.
12. 특허청구의 범위 제11항에 있어서, 상기 비트선은 2층의 금속배선층으로 형성되고, 센스 앰프단위로 인접하는 비트선이 교대로 위층, 아래층으로 되도록 배치되는 반도체집적회로장치.
13. 특허청구의 범위 제11항에 있어서, 상기 비트선은 평행하게 배치되는 1쌍으로 되는 상보 비트선이 1개씩 건너서 위층, 아래층 배선을 사용해서 구성되는 반도체집적회로장치.
14. 특허청구의 범위 제12항 또는 제13항에 있어서, 상기 2층화된 비트선은 그 도중에서 상하의 교체가 실행되는 반도체집적회로장치.
15. 워드선을 선택하는 단위회로가 워드선에 가깝게 배치되는 것 및 멀리 배치되는 것의 2단구성으로 되어서 이루어지는 반도체기억회로를 포함하는 반도체집적회로장치.
16. 특허청구의 범위 제15항에 있어서, 상기 워드선은 인접하는 워드선에 대응한 백킹배선이 2층의 금속배선층을 사용해서 교대로 배치됨과 동시에 멀리 배치되는 단위회로의 출력선이 위측의 금속배선층을 사용해서 구성되는 반도체집적회로장치.
17. 워드선의 한쪽 끝에 기수워드선용의 단위의 선택회로를 배치하고, 워드선의 다른쪽 끝에 우수워드선용의 단위의 선택회로를 배치해서 이루어지는 반도체기억회로를 포함하는 반도체집적회로장치.
18. 워드선의 양 끝에 워드선 구동회로를 배치해서 워드선을 양끝에서 구동하는 반도체기억회로를 포함하는 반도체집적회로장치.
19. 특허청구의 범위 제18항에 있어서, 상기 워드선은 그 중간점에서 전기적으로 분리되는 반도체집적회로장치.
20. 특허청구의 범위 제18항 또는 제19항에 있어서, 서로 인접하는 워드선을 선택하는 단위회로는 대응하는 워드선에 가깝게 배치되는 것 및 멀리 배치되는 것의 2단 구성으로 배치되는 반도체집적회로장치.
21. 특허청구의 범위 제18항 또는 제19항에 있어서, 서로 인접하는 워드선에 대응한 백킹배선은 2층의 금속배선을 사용해서 교대로 배치되는 반도체집적회로장치.
22. 여러개로 되는 비트선쌍중, 기수비트선의 한쪽 끝에 그것에 대응한 센스앰프를 배치하고, 우수비트선의 다른쪽 끝에 그것에 대응한 센스앰프를 배치해서 이루어지는 반도체기억회로를 포함하는 반도체집적회로장치.
23. 특허청구의 범위 제22항에 있어서, 상기 기수비트선쌍과 우수비트선쌍은 2층의 금속배선층에 의해 교대로 배치되는 반도체집적회로장치.
24. 특허청구의 범위 제22항 또는 제23항에 있어서, 상기 비트선과 직교해서 배치되는 워드선은 그의 백킹배선이 2층의 금속배선에 의해 구성되는 것인 반도체 집적회로장치.
25. 통상모드에서는 액세스하고자 하는 비트선 및 워드선과 그것에 대응한 센스앰프열을 구동하고, 재생모드에서는 동시에 선택하는 워드선 및 동작하는 센스앰프열의 수를 상기 통상모드의 경우의 정수배로 전환하는 기능을 갖는 반도체기억회로를 포함하는 반도체집적회로장치.
26. 다이나믹형 RAM을 내장하고, 그의 재생모드에서는 그의 컬럼계회로를 비활성화시키는 기능을 갖는 반도체집적회로장치.
27. 특허청구의 범위 제26항에 있어서, 상기 다이나믹형 RAM은 메모리어레이와 그의 어드레스선택회로 및 메모리셀에 대해서 리드/라이트를 실행하는 입출력회로를 포함하는 매크로셀화된 것인 반도체집적회로장치.
28. 특허청구의 범위 제26항 또는 제27항에 있어서, 카운터테스트모드는 상기 재생모드와 다른 세트/리세트 방식이 사용되고, 카운터테스트모드일 때에만 컬럼계의 회로가 활성화되어 리드데이타가 출력되는 다이나믹형 RAM을 포함하는 반도체집적회로장치.
29. 재생모드일 때 토상모드용 워드선구동회로가 비동작상태로 됨과 동시에 그 입력부의 선택신호를 받는 구동능력이 작은 재생모드용 워드선구동회로에서 워드선의 선택동작을 실행하는 구동능력전환기능을 갖는 다이나믹형 RAM을 내장하는 반도체집적회로장치.
30. 재생모드일 때 센스 앰프 전류를 통상모드에 비해서 작게 하는 기능을 갖는 다이나믹형 RAM을 포함하는 반도체집적회로장치.
31. 재생모드일 때 센스 앰프 구동회로 및 워드선 구동회로 이외의 회로의 동작전류를 통상모드에 비해서 작게하는 가능을 갖는 다이나믹형 RAM을 포함하는 반도체집적회로장치.
32. 통상모드일 때의 사이클타임에 비해서 재생모드일때의 사이클타임이 길게 설정된 다이나믹형 RAM을 포함하는 반도체집적회로장치.
33. 워드선의 상승타이밍 및 센스앰프의 피크전류가 서로 어긋나도록 메모리매트의 재생동작이 제어되어 이루어지는 다이나믹형 RAM을 포함하는 반도체집적회로장치.
34. 통상모드일 때에는 1개 또는 여러개의 메모리매트를 활성화하고, 재생모드일 때에는 통상모드일 때보다 많은 수로 되는 메모리매트를 활성화하는 다이나믹형 RAM을 포함하는 반도체집적회로장치.
35. 특허청구의 범위 제34항에 있어서, 상기 다이나믹형 RAM은 메모리어레이와 그 어드레스선택회로 및 메모리셀에 대해서 리드/라이트를 실행하는 입출력회로를 포함하는 매크로셀화된 것인 반도체집적회로장치.
36. 반도체기억회로를 구성하는 메모리어레이중, 불량부분이 서로 겹쳐지지 않도록 된 2개의 메모리칩중 양품부분만을 액세스하도록 해서 이루어지는 결함구제방법.
37. 특허청구의 범위 제36항에 있어서, 상기 2개의 메모리칩의 메모리어레이는 1개 내지 여러개로 되는 특정 비트의 어드레스에 의해 각각 2개의 메모리 영역으로 분할되어 각각의 메모리영역을 지정하는 어드레스신호에 의해 2개의 칩중, 불량이 존재하지 않은 쪽의 메모리영역을 갖는 칩이 선택적으로 액세스되는 결함구제방법.
38. 특허청구의 범위 제36항에 있어서, 상기 2개의 메모리칩중, 한쪽의 메모리칩에 우선권이 할당되고, 상기 한쪽의 메모리칩의 불량부분에 액세스가 실행되면, 다른족의 메모리칩을 액세스하도록 전환하는 결함구제방법.
39. 특허청구의 범위 제38항에 있어서, 상기 2개의 메모리칩은 워드선의 선택동작이 개시되기전의 어드레스 판정까지는 모두 동작상태로 되고, 어드레스판정에 따라서 액세스가 실행되지 않는 메모리칩은 즉시 동작이 정지되는 결함구제방법.
40. 특허청구의 범위 제36항, 제37항, 제38항 또는 제39항중의 어느 한 항에 있어서, 상기 메모리칩은 용장회로방식에 의한 결함구제회로가 마련되고, 상기 결함구제회로는 서로 같은 어드레스에 불량이 겹쳐지지 않도록 사용되는 것인 결함구제방법.
41. 특허청구의 범위 제36항, 제37항, 제38항 또는 제39항중의 어느 한 항에 있어서, 상기 메모리칩은 1개의 패키지에 수납되는 것인 결함구제방법.
42. 동일한 어드레스에 결함이 존재하지 않도록 된 3개 이상의 기수개로 되는 메모리칩 또는 1개의 메모리칩에 구성되는 3개 이상의 기수개의 메모리블럭에 대해서 병렬로 메모리액세스를 실행하고, 그 리드신호를 다수결 논리회로를 거쳐서 출력시키는 결함구제방법.
43. 특허청구의 범위 제42항에 있어서, 상기 3개 이상의 기수개로 되는 메모리칩은 1개의 패키지에 수납되는 것인 결함구제방법.
44. 여러 비트로 되는 데이타를 기억하는 여러개로 되는 주메모리칩, 상기 주메모리칩의 특정한 어드레스에서의 최대불량비트수와 같은 수로 되는 예비메모리, 상기 불량비트의 어드레스를 기억해서 불량비트가 존재하는 주메모리칩 대신에 예비메모리칩을 액세스하도록 해서 이루어지는 결함구제방법.
45. 메모리셀의 선택단자에 결합된 워드선, 상기 워드선보다 저저항으로써 상기 워드선과 전기적으로 접속되는 워드션트선을 갖는 다층배선구조의 반도체기억장치에 있어서, 인접하는 워드션트선끼리의 상하로 어긋나게해서 다른층으로 형성한 반도체기억장치.
46. 특허청구의 범위 제45항에 있어서, 상기 메모리셀을 액세스하기 위하여 다층으로 형성되어 있는 상기 워드션트선중에서 여러개의 워드션트선을 동시에선택하는 것이며, 선택되어야 할 상기 여러개의 워드션트선의 전체의 부하를 항상 동일하게 하는 선택논리를 갖는 어드레스디코더를 포함하는 반도체기억장치.
47. 특허청구의 범위 제46항에 있어서, 상기 워드션트선은 교대로 다른층으로 형성한 2층배선으로 되고, 상기 어드레스디코더는 상기 워드션트선중에서 우수개의 워드션트선을 동시에 선택할 때 위층에 위치하는 워드션트선의 수와 아래층에 위치하는 워드션트선의 수를 같게 선택하는 것인 반도체기억장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.