KR900008918B1 - 기억장치용 신호전달회로 - Google Patents

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KR900008918B1
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후지쑤 가부시끼가이샤
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Abstract

내용 없음.

Description

기억장치용 신호전달회로
제1도는 다상태 기억정보가 검출되는 방법을 설명하기 위한 저장셀과 상응하는 보조셀을 도식적으로 나타내는 회로도.
제2도는 전계효과 트랜지스터의 출력과 채널폭 사이의 관계를 나타내는 다이어그램.
제3도는 신호전송회로의 회로도, 즉 본 발명의 실시예.
제4도는 제3도에 도시된 전송회로의 입, 출력 신호와 클럭 신호의 동작을 보여주는 시간도표.
제5도는 본 발명에 의하여 개선된 신호전송회로의 회로도.
제6도는 봉쇄된 저장셀과 보조셀을 갖는 4가지 상태의 MOS ROM의 기능적인 블록선도.
제7도는 제6도에 도시된 ROM의 주저장 블록중의 한 회로도.
제8도는 제6도의 ROM의 종래 보조셀블록의 회로도.
제9도는 본 발명에 의하여 신호전송회로를 갖는 제6도에 도시된 ROM의 보조블록의 도식적인 회로도.
본 발명은 공통출력단자와 다수의 입력단자를 갖으며, 입력된 신호펄스파형의 변형없이 입력신호펄스를 전송하는 신호 전송회로에 관한 것이다. 특히, 주저장셀의 출력과 보조셀의 것을 비교하기 위하여 반도체 저장소자에 대하여 단순화된 신호 전송회로에 관한 것이다. 전자소자의 급속한 발전에 따라서 반도체 저장소자처럼, 만족스러운 타이밍으로 펄스파형의 어떤 왜곡없이 입력신호를 전달하는 공통출력단자와 다수의 입력단자를 갖는 신호전송회로에 대한 요구가 발생한다. 특히, 그것은 다상태 ROM에 대한 경우이며, 여기에서 주저장셀의 출력전압은 저장된 정보의 전위를 검출하기 위하여 관련된 기준전압의 것과 비교된다. 그와 같은 다상태 ROM에 관한 자세한 설명은 다음에 나타나 있다.
최근에, 높은 용량을 갖는 기억소자에 대한 요구가 증가되고 있다. 예를 들어, KANJI에 대한 특성 발생기는 1-2Mbit 용량의 마스크 ROM을 요구한다. 따라서, 반도체 저장소자에 대한 발전 방향은 반도체 칩상의 단위 영역당 기억 소자의 수를 증가시키게 되었다. 그 목적에 대하여 금속산화물 반도체 소자에 대한 다양한 기술이 MOS 전계효과 트랜지스터(FET) 도전로등과 같은 기본소자의 디멘젼을 최소화하기 위하여 개발되었지만, 거기에는 기술적 제한이 있다. 그 제한을 극복하기 위하여, 다상태 저장셀이 종래 2진 저장셀 대신 사용되어지며, 예를 들어, 4가지 상태 FET ROM은 반도체칩상의 단위영역당 동일한 수의 저장소자를 갖는 종래 2진 ROM의 2배의 정보를 단위영역에 저장하는 것이 가능하다. 다상태 FET를 갖는 다상태 저장소자는 J. Robert Lineback에 의하여 1982. 6. 30. 자 Electronics지 81면에, 그리고 John G. Posa에 의하여 1980. 10. 9. 자 Electronics지 39면에 수록되었다.
제1도는 4가지 상태의 저장정보가 검출되어지는 방법을 도시하는 부분적인 회로도이다. 4가지 상태의 저장셀 MC(이후 주셀이라 한다)에 사용된 FET Q3는 각각 4가지 다른 저장상태 "0", "1", "2", "3"을 기억하는 4가지 다른 콘덕턴스 gm0-gm3중 하나를 갖는다. 이 다른 gm은 FET Q3의 채널의 저항을 변화시킴으로써 제공된다. FET의 콘덕턴스 gm을 변화시키는데는 여러 가지 방법이 있다.
본 명세서 도처에서, 주 FET의 다른 콘덕턴스가 채널폭 W=0를 포함하는 채널폭 W만을 변화시킴으로써 얻어진다. 기준전압의 3가지 종류가 보조 FET QR에 의하여 발생된다. 한 보조 FET QR은 한 보조셀 MCR을 구성한다. 보조 FET QR1-QR3의 콘덕턴스는 각각 gm1', gm2', gm3'이며, 여기서 gm은 gm0＜gm1＜gm1'＜gm2＜gm2'＜gm3'＜gm3가 되도록 선택된다. 상응하는 채널폭 W0…와 W1'…은 W0＜W1'＜W1＜W2'＜W2＜W3'＜W3로 표현된 관계를 만족한다.
제2도는 출력 O와 채널폭 W사이의 관계를 도시한다. 그러므로 보조셀 QR1-QR3의 세가지 출력 O1'-O3'는 4가지 영역에서 O0-O3로 출력폭을 나눈다. 저장 정보를 읽어낼 때 주셀과 이에 상응하는 보조셀은 FET를 도진시키기 위하여 전송기 FET Q1과 Q2의 게이트에 칼럼 선택신호 VCOL을 공급함으로써 선택되고 Q3와 QR은 세로선을 통하여 상응하는 부하 저항 R1과 R2에 연결된다. 그런데 선택신호 VWL과 VRWL은 각각 워드선 WL과 보조 워드선 RWL을 통하여 FET Q3와 QR의 게이트에 공급된다. 그러므로 노드(node) P1과 P2에서 셀의 출력 O와 O'가 출력된다. 그러한 방법과 같이 주셀의 출력은 각각 3개의 센스 증폭기 SA1-SA3(도시되지 않음)에 의하여 3개의 기준 셀 QR1-QR3로부터 출력을 비교하고 한 무리의 3출력의 센스 증폭기가 주셀의 출력 O의 전위를 식별한다.
주셀과 보조셀에 대하여 사용된 FET는 그들이 그들의 콘덕턴스, 즉 채널폭을 제외하고 거의 동일한 특성을 갖는다고 가정한다. 결과적으로 보조셀은 기준출력, 즉 기준전압을 제공하기 위하여 사용되며, 게이트 전압은 언제든지 주셀과 보조셀에 대하여 FET의 게이트에 공급된다. 앞에서 언급한 바와 같이, 주셀과 이에 상응하는 보조셀은 영 전위로부터 상승하는 워드선 신호에 의하여 선택되며, 그것에 의하여 워드선 신호전압은 같은 방법으로 정확하게 양 셀의 FET의 게이트에 공급되고, 시간이 흘러감에 따라 같은 변화, 즉 같은 신호파형(파형)을 유지한다. 보통 워드선은 다결정 실리콘으로 형성되고, 비교적 고저항을 갖는다. 결과적으로 워드선을 따라 배치된 기생 캐퍼시턴스가 있는 선에서, 워드선을 따라 각 저장셀에 신호를 전송하는데 매우 큰 시간지연이 있다. 전송신호의 시간지연은 필연적이다. 동일 칼럼을 포함하는 보조셀과, 상응하는 주셀 모두에서 각 워드선 신호사이의 시간지연의 차이를 제거하기 위하여, 보조셀의 각 열은 주셀의 상응하는 열의 것과 같이 같은 셀 번호와 동일 워드선을 갖는다. 그 워드선을 포함하는 보조셀열은 마치 그것이 주셀열의 복제물인 것처럼 형성된다. 이 배열로 동일 시간지연은 거의 동일칼럼에 놓여진 주셀과, 상응하는 보조셀에서 발생한다. 추가로 워드선 신호의 시간지연과 감쇄 및 왜곡을 피하기 위하여 종래 보조 그리고 가상셀 배열에 형성되었다는 것이다.
보조회로의 거의 중복된 모양은 기판의 큰 표면영역을 차지하며, 반대로 저장소자의 패킹밀도에 영향을 준다.
물론, 고정된 기준전압, 예를 들면 전원전압 VCC는 고정된 기준전압을 발생하기 위하여 보조셀의 FET의 게이트에 공급될 수 있다. 이 경우에 상승하는 워드선 신호는 신호가 최종치, 거의 VCC에 이를때까지 주셀의 FET의 게이트에 공급되어질 것이며, 스트로브(strobe)신호를 사용한다. 이는 더 긴 액세스 시간으로 나타나는 비교적 긴 시간을 요구한다.
복수의 입력단자와 공통출력단자를 갖는 입력신호 전송회로를 제공하고, 실제로 무시할 수 있는 시간지연을 갖으며 신호파형의 어떤 변화없이 입력신호를 전송하는 것이 본 발명의 목적이다.
많은 보조셀과, 관련된 워드선을 감소시킴으로써 높은 패킹 밀도로 다상태 저장셀을 갖는 마스크된 ROM을 제공하는 것이 본 발명의 다른 목적이며, 남아있는 다른 목적은 많은 보조셀과, 관련된 워드선을 감소시킴으로써 더 높은 패킹 밀도로 그 저장셀의 저전위 출력신호를 검출하기 위한 보조셀을 갖는 2진전위 ROM을 제공하는 것이다. 또한 본 발명의 근본적인 특징은 제3도에 설명된 회로 모형과 청구범위 제1항에 있다.
본 발명의 이 목적과 특징 및 장점은 여기서 설명된 공통출력 단자와 복수의 입력단자를 갖는 개선된 신호전송회로에 의하여 이루어진다. MOS ROM과 같은 전자소자에서 공통출력단자와 복수의 입력신호단자를 갖는 신호전송회로에 대한 요구를 발생하고, 이는 복수의 입력신호단자중 하나에 공급된 입력신호가 어떤 외부 간섭없이 신호의 최소 변형과 지연으로 공통출력단자에 전송되어질 수 있기 때문이다. 전형적인 예는 4가지 가변상태 MOS ROM이며, 여기서 신호펄스는 양 셀의 출력을 동시에 비교하기 위하여 보조셀의 게이트와 주 메모리 셀의 FET의 게이트에 공급된다. 워드선을 따라 전송된 이 두 펄스신호는 신호의 폭과 시간에 대하여 완전히 동일하게 될 것이며, 그렇지 않으면 앞에서 설명한 바와 같이 보조셀은 정확한 기준전압을 제공할 수 없다.
그러므로 예를 들어 종래 4가지 상태 ROM에서, 소자는 주저장블록의 것처럼 완전하게 중복된 구조를 갖는 보조셀의 3가지 블록을 갖고 칩상에 무시할 수 없는 큰 영역을 차지한다. ROM의 기판의 표면영역을 절약하기 위하여 가상셀 또는 보조셀의 공통열과 공통 워드선으로 대치함으로써 보조셀과 가상셀의 열의 수와 워드선의 수가 최소화되는 것이 바람직하다. 여기서, 여러열을 포함하는 가상셀의 블록은 열의 끝에서 전송입력신호의 도착을 검사하기 위하여 사용된다.
이 배열을 실제화하기 위하여 신호전송회로를 설명하겠다. 공통출력단자에 간단히 연결된 다입력단자를 포함하는 전송회로에서, 입력단자중 하나에 공급된 입력신호는 다른 단자에 공급된 다른 신호에 의하여 간섭받게 될 것이며, 그 출력신호파형이 변형된다. 다입력단자가 각각 다이오드에 의하여 왜곡된다. 만약 다입력단자중 각각이 다이오드 대신 각 MOSFET를 통하여 공통출력단자에 연결되었다면, 전술된 문제는 제거될 수 있지만 FET의 각 게이트에서 추가 제어신호가 필요하며 소자의 단가 증가와 더 복잡한 회로 형태로 나타난다. 제3도 회로에 대응하는 종래의 회로에서, 각 입력선에 각각 배치된 FET Q4, Q5, Q6및 Q7에 대응하는 각 FET는 제어회로에 의하여 제공되고 각 FET의 게이트 전극에 인가된 제어신호에 의하여 제어된다. 입력신호와 제어신호는 동시에 인가된다. 따라서, 관련된 FET는 입력신호를 통과하여 도전된다. 상술된 회로에서, 제어회로가 반드시 필요하다는 것을 알 수 있다.
위에 언급된 문제는 본 발명의 신호전송회로에 의하여 해결될 수 있다. 본 발명의 회로는 다(복수)입력단자와 공통출력단자를 포함한다. 각 입력단자는 증가형 P형 MOSFET를 통하여 출력단자에 연결되고, 입력신호가 입력단자에 공급되지 않을 때 비도전된다. 즉, 입력단자가 다른 입, 출력단자로부터 격리된다. 입력신호가 입력단자중 하나에 공급되었을 때, MOSFET는 도전된다. 즉 입력신호 자체에 의하여 열려진다. FET는 입력신호가 도착한 후, 즉시 완전히 열려져야만 한다는 것을 알아야 할 것이다. 그러나, 만약 입력신호가 직접 MOSFET의 게이트에 공급된다면, FET는 즉시 열려질 수 없으며, 증가형 MOSFET가 드레쉬 홀드전압을 갖고 FET는 게이트 전압이 드레쉬 홀드전압을 초과할 때까지 도전되지 않기 때문이다. 더구나, 게이트에 공급된 입력신호는 FET를 완전히 도전시키기 위하여 충분히 높지 않다. FET를 동작시키기 위하여 FET의 게이트에 더 낮은 시간지연으로 확실히 높은 입력신호를 제공하기 위하여, 버퍼회로, 즉 COMO인버터와 같은 파형회로가 삽입된다.
본 발명에 따른 제3도의 회로에서, FET의 각각은 다른 제어신호에 의하지 않고 입력신호 그 자체에 의하여 도전되고, 제어회로의 감소가 전체 기억장치의 회로 형태를 현저하게 단순화함에 따라 장치의 바람직한 비용감소가 얻어지는 장점을 갖는다. 회로의 단순화는 본 발명의 기본 목적이다. 이에 의하여 인버터는 입력신호의 파형 왜곡을 방지하기 위하여 각 입력단자와 한쌍의 P형 FET 사이에 삽입된다. 인버터를 추가 하므로써, FET 게이트에 대한 신호펄스는 실제로 FET를 도전시키기 위하여 충분히 낮다. 그러므로, 신호펄스는 입력단자로부터 무시할 수 있는 지연시간을 갖고, 거의 같은 신호파형을 유지하는 출력단자에 전송되어질 수 있다.
2개의 FET로 구성된 인버터가 하나의 FET와 같이 임계 전압을 갖고 유사한 펄스 상승 시간지연을 초래하는 것은 사실이다. 그러나, 본 발명의 제3도의 회로에서, 입력 신호가 인버터의 임계 전압을 초과하면, 출력펄스는 관련된 P형 FET의 게이트 전극에 인가되고 FET를 빠르게 활동하게 하는 인버터의 고유 특성을 추가하므로써 급격히 상승한다. 따라서, 입력신호는 약간의 초기 파형 변형을 갖는 FET를 통하여 출력된다. 이것이 파형 형성 동작의 일종이다. 이러한 이유로, 인버터는 전류정상 펄스파형 형성장치에 바람직하게 사용된다.
본 발명에 의한 신호전송회로는 2진 상태 저장소자에 이용할 수 있고, 여기서 주셀로부터 출력잔압은 높은 감지속도를 얻기 위하여 보조셀로부터 제공된 보조신호와 출력신호를 비교함으로써 주셀로부터 전압을 출력한다.
상기예에서 설명된 바와 같이 본 발명에 의한 전송회로는 공통출력단자를 따라 복수의 입력단자중 하나에 공급된 신호를 전송하고 다른 입력단자로부터 어떤 영향을 받거나 제공하는 것 없이 실제로 무시할 수 있는 시간지연으로 전송하는 동안 신호의 파형을 유지하는 것이 가능하다. 따라서 전송회로는 전자소자, 특히 저장소에 응용될 수 있고, 워드선과 보조저장셀과 같은 기초소자와 회로의 막대한 절약으로 나타난다. 이는 저장소자의 더 높은 패킹 밀도에 대한 개선과 단가 절감의 결과로 한다.
본 발명의 수정의 자세한 설명은 도면을 통하여 확실하여질 것이다.
제3도는 본 발명에 의한 예의 회로도이다. 간단히 하기 위하여 예는 4개의 CMOS 인버터 I0-I3, P형 MOSFETQ4-Q7과 n형 MOSFET Q8을 갖는다고 가정한다. 참조문자 ψ0-ψ3는 저장블록의 4개의 워드선에 대응하는 입력단자 T0-T3에 공급된 입력신호를 표시하며, 후술하였다. FET Q4-Q7의 드레인은 공통출력선 LC에 공통으로 연결되고, 트랜지스터 Q8을 통하여 2차 전압기 VSS(보통 접지원)에 연결된다. 모든 입력신호가 저전위일 때 인버터 I0-I3의 출력은 고전위이고, 트랜지스터 Q4-Q7은 비도전된다. 리셋(Reset) 회로의 클럭신호
Figure kpo00001
는 제4도의 시간도표에서 보여준 바와 같이 고전위이고, 접지에 출력 단자 TS저전위가 된다. 리셋신호
Figure kpo00002
가 활성상태(저전위)로 되고, 트랜지스터 Q8이 비도전될 때, 회로는 신호를 전송하기 위하여 준비한다.
예를 들어 입력단자 T1이 선택되고, 다른 단자가 비선택 상태로 남을 때, 트랜지스터 Q5의 소오스전압과 인버트 I1의 게이트 전압은 상승하기 시작한다. 인버터 I1의 출력만이 저전위로 감소되고, 다른 인버터의 출력은 고전위를 유지한다. 이는 트랜지스터 Q5를 명확히 도전시키고 다른 트랜지스터 Q4, Q6, Q7을 비도전시키는 결과를 나타내며, 입력단자 T1으로부터 출력단자 TS로 입력신호 ψ1의 전송으로 나타나고 출력신호 ψs를 출력한다. 출력신호 ψS는 입력신호 ψ1의 것처럼 거의 같은 모양을 유지한다. 이는 인버트 I1의 구동동작이 실제로 빠르고, 출력전압은 충분히 낮기 때문이다. 인버터 I1의 드레쉬 홀드전압에 의하여 출력신호 ψS의 약간의 지연이 있지만 그것은 제4도의 시간도표에 보여준 바와 같이 무시할 수 있을 정도로 적다. 그러므로 ψ1은 무시할 수 있는 시간지연과 거의 같은 신호파형으로 출력단자 T5에 전송된다. 신호의 전송후, 단자 T1의 전위는 저전위가 되고 인버터 I1의 출력은 고전위로 된다. 그러므로 트랜지스터는 Q5는 다시 비도전된다. 같은 방법으로, 각 입력단자에 공급된 다른 입력신호 ψ0, ψ2, ψ3가 각각 전송될 수 있다.
이 전송회로는 복수열의 보조 저장셀과 그들의 워드선을 갖는 ROM과 같은 저장소자에 이용할 수 있다. 상기 언급한 전송회로를 사용함으로써, 보조셀의 한 워드선과 한 열은 보조신호를 만들기에 충분하며 보조저장셀과 워드선의 현저한 절약으로 나타난다. 이 경우는 가상 저장 블록과 같다.
상기 언급된 게이트 트랜지스터 Q4, Q5…은 P형 트랜지스터이다. n형 트랜지스터가 상기 P형 트랜지스터 대신 사용되었을 때, 전송회로에 사용된 인버터는 그것을 도전시키는 정(+)신호로 n형 트랜지스터의 게이트를 제공하기 위하여 중첩되어져야 한다. 더욱이 제3도의 P형 FET가 n형 FET로 대치되고 인버터가 제거되는 회로를 가정하자. 입력펄스신호(하이)가 n형 FET의 게이트 전극과 소오스 영역에 인가됨과 동시에 FET의 임계전압을 초과하면, FET는 도전된다. 그러나 FET의 게이트 전극에 인가된 입력신호는 좀더 상승하지만 관련된 와이어링 라인의 표유용량에 의하여 천천히 상승한다. 결과적으로, FET로부터의 출력신호는 바람직하지 않은 파형 왜곡의 결과로 FET의 활동후에 잠깐동안 저하된다.
그러므로, 제5도의 회로에, n형 FET가 적용되며 이중 인버터 B1, B2및 B3는 완만한 펄스 상승 파형을 제거하기 위해 사용된다. 트랜지스터 Q11, Q12는 공통연결된 게이트-소오스 영역으로 감소형 FET이고, 트랜지스터 Q13, Q14는 증가형 FET이다. 트랜지스터 Q11, Q13과 Q12, Q14의 쌍은 2개의 이중 인버터를 구성한다. 이는 B1으로 표시된 버퍼로 생각된다. 다른 버퍼 B0, B2……는 같은 방법으로구성된다. Q10, Q15, Q16, Q17은 n형 FET를 표시한다.
제6도는 2M비트 용량의 현재 4가지 상태 저장소자의 기능 블록선도이다. 제6도에서는 주셀블록 256개와 각각에 대응하는 256개의 블록디코우더가 설치되어 있다. 각 블록 디코우더에는 NAND-게이트 G가 있고 이에 각각 상이한 조합의 어드레스 신호 A1-An이 입력된다. 제6도에 도시된 소자들은 2비트 출력에 대한 것이다. 8비트 출력에 대하여, 제6도의 4개가 기판상에 형성된다. 소자는 256개 블록 MCB1-MCB256으로 나누어진 주배열과 3개의 기준전압을 만들기 위한 3개의 블록 MCBR1-MCBR3의 보조 배열을 포함한다. 주셀블록과 블록 디코우더의 회로도는 제7도에 나타나 있다. 각 블록은 4개의 열의 저장셀 MC와 연관된 4개의 워드선 WL1-WL4와 256비트선 BL1-BL256을 포함한다. 한 칼럼에 속한 256×4개의 주셀 MC는 한 비트선에 연결된다. 각 주셀블록 MCB는 각 블록 디코우더를 갖고 4개의 구동기 DV1-DV4와 NAND게이트 G를 포함한다. 4개의 구동기 DV1-DV4는 3개의 보조블록 디코우더 256개의 주블록 디코우더중의 하나 및 하나의 가상셀 블록 디코우더를 공통으로 구동하는 공통 디코우더(제6도에 도시)로부터 각각 공급된 4개의 입력신호 ψ0-ψ3에 의하여 구동된다. 공통 디코우더는 4개의 AND게이트 g0-g3에 의하여 구성된다. 제6도에서 보여준 바와 같이 각 AND게이트에서 번지 신호 A0,
Figure kpo00003
A1,
Figure kpo00004
가 입력되고 4개의 입력된 신호의 조합에 의존하며, 출력 신호 ψ0-ψ3중 하나가 출력된다. 따라서 4개의 번지신호 A0등의 조합에 따라 신호 ψ0-ψ3중 하나가 고전위로 선택된다.
주셀블록의 동작을 제6도와 제7도를 참조하여 간단히 설명하겠다. 먼저 주셀블록은 NAND게이트 G를 통한 번지신호에 의하여 선택되고, 저전위로 게이트의 출력을 나타낸다. 다음 다른 번지신호 A0-
Figure kpo00005
에 의하여, AND게이트 g0-g3중 하나가 선택되고, 선택된 게이트의 출력은 예를 들면 ψ0는 고전위이며, 다른 것은 모두 저전위이다. NAND게이트 G의 저전위 출력은 주셀블록 구동기 DV1-DV4의 n형 FET Qn과 P형 FET Qp의 게이트에 공급되며, FET Qp가 도전되고, Qn은 비도전된다. 이 상태에서, 상승하는 신호 ψ0는 워드선 WL1에 전송된다. 즉, 워드선 WL1의 전위가 상승되고 열이 선택된다. 물론, 다른 3개의 FET Qp가 도전되지만, 공급된 신호 ψ1-ψ3은 저전위이고, 워드선 WL2-WL4가 저전위로 유지되며 비선택된다. 다른 주셀블록의 비선택된 NAND게이트의 출력은 고전위로 유지되고, 각각의 P형 FET Qp는 비도전되며 다른 워드선으로부터 연관된 워드선을 절연시킨다. 각각의 N형 FET Qn은 접지전위에 연관된 워드선을 강제로 도전시킨다. 좀더 구체적으로 제7도에 도시된 블록 디코우더를 예를 들어, 워드선 WL1이 선택되는 경우가 설명된다. WL1이 선택되는데 있어서는 다음의 조건이 필요하다. NAND게이트 G에 입력되는 어드레스 신호 A2-An이 전부 "1"이고 또한 ψ0가 "1"이다. 그 결과, 게이트 G출력은 "0"으로 되고, 구동기 DV1내의 Qp가 ON되므로 WL1의 레벨은 "1"로 된다.
한편, DV2-DV4내에서도 각각의 Qp는 ON되지만 ψ1-ψ3가 "0"이므로 워드선들 WL2-WL4의 레벨은 "0"으로 된다. 상술된 바와 같이 NAND게이트 G의 출력이 "0"이고 ψ1이 "1"이면 WL2는 "1"레벨로 된다. 한편, 신호 A2-An중에서 적어도 하나의 신호가 "0"일때에는 NAND-게이트 G의 출력은 "1"레벨로 되고, 구동기들 DV1-DV4내의 트랜지스터 Qn은 모두가 ON되고 Qp는 모두가 OFF되므로 ψ0-ψ3중 어느것이 "1"로 되어도 WL1-WL4의 레벨은 "0"이다. 이상을 요약하면, NAND게이트 G의 어드레스 신호가 모두 "1"일때는 ψ0-ψ3의 어느 하나의 신호에 따라 워드선들 WL1-WL4의 어느 하나가 선택된다. 이에 반하여 NAND게이트 G에 입력되는 어드레스 신호중 적어도 하나가 "0"일때는 워드선들 WL1-WL4가 모두 비선택된다.
종래의 보조셀블록의 블록선도가 제8도에 도시되었다. 각각의 보조셀블록은 상기 언급된 주셀블록처럼 보조셀의 4개의 워드선과 열을 갖는다. 3개의 보조셀블록은 보조 FET의 4개의 열을 사용함으로써 각각 3개의 다른 기준 전압을 제공한다. 각열의 FET가 발생된 기준전압에 따라 각각의 자체 채널폭을 갖는다. 그러나 보조 FET의 채널폭을 제외하고 모든 다른 소자와 워드선, 보조셀이 사실상 주셀블록의 것만큼 실제로 형성된다. 이는 입력신호 ψ1-ψ3가 같지 않지만 매우 적은 변화를 갖기 때문이다. 그 변화는 다음 사실에 기인한다. 워드선신호 ψ0-ψ3는 전술된 바와 같이 번지신호 A0,
Figure kpo00006
A1,
Figure kpo00007
의 다른 조합을 사용하도록 한다. 추가로 AND게이트 g0-g3는 기판상의 공간의 제한 때문에 사실상 그것을 형성하지 못한다. 그러므로 주셀과 3개의 보조셀의 선택은 같은 워드선 신호를 사용하여 이루어질 것이다. 예를 들어 주워드선 WL1과 보조워드선 RWL1은 같은 워드선 신호 ψ0를 사용하여 선택될 것이다. 그러므로 주, 보조셀블록 둘 다에 대하여 셀의 4개의 워드선과 4개의 열의 같은 배열로 형성된다.
물론 3개의 보조셀블록은 주셀블록이 선택될 때마다 선택되어야만 한다. 그러므로 예를 들어 번지신호 A3,
Figure kpo00008
가 보조블록에 대하여 항상 배당된다. 다시 말하면, 보조셀블록은 항상 블록선택 상태에 있다. 단지 주셀블록과 타이밍을 맞추는 것이 필요하므로, NOR-게이트 및 구동기들 DV1-DV4가 설치되어 있다. NOR-게이트의 출력은 항상 "0"이다. 구동기들 DV1-DV4의 동작은 제7도에 도시한 것과 동일하므로, 신호 ψ0-ψ3에 따라 DV1-DV4의 출력이 정해진다. 예를 들면, ψ0="1", ψ1="0", ψ2="0", ψ3="0"일때에 DV1의 출력은 "1"로서 DV2-DV4의 출력은 모두 "0"이다.
가상셀블록은 한 워드선과 4개의 열의 가상셀을 갖고 모든 가상셀이 가장 넓은 채널을 갖는 것을 제외하고는 주셀블록과 같은 모양을 갖으며, 이는 워드선을 따라 신호전송의 종료를 검사하기 위하여 최악 조건에서 워드선 신호 전압의 상승 조건에 가정하기 위해 가상셀 블록이 사용되었기 때문이다.
여기서 최악 조건이라는 것은 워드라인에 연결된 4가지 상태의 모든 FET가 워드 라인을 따라 가장 늦게 신호를 전송하는 속도를 발생시키는 가장 높은 gm 즉 가장 넓은 채널폭을 가지는 FET인 조건을 의미한다. 워드 라인의 끝에서의 전압이 고정된 값을 초과하면, 다음 관련된 센스 증폭기가 활동한다. 따라서, "최악"은 가장 늦은 또는 워드라인의 무딘 전압 상승 속도를 의미한다.
제6도에서 국부적으로 나타낸 종래의 보조블록을 갖는 4가지 상태의 저장소자의 동작을 설명한다. 번지신호의 조합에 의하여 주셀블록 MCB1-MCB256중 하나가 선택된다. 신호 ψ0-ψ3중 하나가 상승함으로써 선택된 주셀블록의 워드선중 하나가 선택되고, 그 때문에 선택된 주셀의 출력은 비트선 BL1-BL256과 칼럼 디코우더 (제6도의 아래에 도시된)에 의하여 선택된 것중 하나를 출력시키고, 3개의 센스 증폭기 SA1, SA2, SA3에 공급된다. 그런데 모든 보조셀블록이 항상 선택되며, 이는 3개의 기준 전압이 항상 필요하기 때문이다. 다음 주셀블록의 것에 상응하는 워드선과 비트선이 선택된다. 3개의 선택된 보조신호 VR1-VR3의 출력은 3개의 센스 증폭기에 각각 공급된다. 각 센스 증폭기에 입력된 2개의 신호는 각 주셀의 출력의 레벨을 식별하기 위한 2개의 입력된 신호들의 차이를 출력하기 위하여 서로 비교된다.
마찬가지로, 가상셀 블록으로 블록자체가 하상 선택되고, 4개의 워드선의 선택이 보조셀블록의 경우와 같은 방법으로 이루어진다. 검출기 DET는 가상 워드선의 끝에서 예정된 전위가 상승하는 것을 감지하기 위하여 가상 워드선의 끝에 연결되었다. 검출기에 의하여 즉시 검출될 때, 클럭신호 CK는 센스 증폭기 SA1-SA를 활성화시키기 위하여 출력되어지며, 각각 01,02,03의 증폭기 출력을 만든다. 선택된 주셀의 FET에 대한 출력은 "0", "1", "2" 또는 "3", 즉 "0", "100", "110" 또는 "111"상태를 표시한다. 이 출력은 2진 상태신호로 변환되는 논리회로에 의하여 처리된다.
상세히 설명된 바와 같이, 가상셀 블록과 3개의 보조셀블록에 대한 중복된 회로형태는 거의 종래의 4가지 상태 리이드 온리(Read Only)소자에 사용되었다. 결과적으로 특별히 큰 영역이 회로에 할당되었다.
지금, 본 발명에 대한 전송회로가 셀의 한열과 한 워드선에 셀의 열과 4개의 워드선을 감소시키는 4가지 상태 ROM의 가상블록과 보조저장블록에 이용한다. 제9도는 제8도에서 보여준 보조저장블록의 도식적인 배선도이며, 제3도에서 보여준 본 발명에 의한 전송회로를 사용한다. 같은 참조문자와 번호는 같은 부분을 표시한다.
제3도에 도시된 4개의 입력단자는 한 개의 가상블록 또는 3개의 보조블록의 각각의 4개의 워드선에 해당한다. 도면에서 확실히 볼수 있는 바와 같이, 보조 저장셀 MCR의 한 열과 보조 워드선으로서 하나의 워드선 WLR이 워드선과 셀의 열중 4개 쌍대신 사용되었다. 입력신호 ψ0-ψ3중 어느것이 상승할 때, 같은 구동신호는 3개의 보조블록의 상응하는 (같은 칼럼에서) 보조셀과 선택된 주셀에 동시에 공급된다. 같은 칼럼에 위치하는 3개의 보조셀 MCR과 상호 대응하는 주셀 MC가 각 구동신호에 의하여 구동된다. 선택된 구동신호가 거의 왜곡이 없고, 각 신호 사이의 시간 차가 발생되지 않는 동일 속도로 가상셀의 열과, 보조셀의 3개열, 주셀의 선택된 열에 대하여 워드선을 따라 신호가 전송된다는 것이 확실하다. 제6도에서 보여준 종래의 ROM에 본 발명을 이용함으로써 보조블록에 대하여 9개의 워드선과 가상블록에 대하여 3개의 워드선이 생략될 수 있다. 추가로 저장셀의 256×12조각이 절약될 수 있다. 이는 특히 개선된 높은 패킹 밀도와 단가 절감을 갖는 ROM을 제공한다.
지금까지 본 발명에 의한 전송회로의 응용을 저장 소자에 대하여 설명하였지만, 본 발명의 특징이 상기 언급된 소자에 한정되지 않는 것이 확실하며, 여러 가지 다른 장치에 이용할 수 있다는 것이 그 분야에서 숙력된 사람이면 확실히 알 수 있다.
본 발명의 많은 특징과 장점은 상세한 설명으로 확실히 나타나 있으므로, 그것은 본 발명의 범위와 특징내에 있는 신호 전송회로의 그러한 모든 장점과 특징을 부가된 청구범위에 의하여 보호하게 될 것이다. 더욱이 본 발명은 많은 수정과 응용이 이 분야에 숙련된 사람들에 의하여 이미 알려졌으므로, 도시되고 언급된 동작과 정확한 구성으로 본 발명을 제한하는 것을 원하지 않고, 따라서 모든 적절한 수정과 동등한 것이 복귀되고, 본 발명의 범위와 특징속에 포함된다.

Claims (4)

  1. 공통출력단자(TS)와 상기공통출력단자에 공동으로 연결되는 다수의 입력회로로 구성되며, 상기 입력회로는 입력단자(T0, T1, T2, T3) 버퍼회로(I0, I1, I2, I3) 금속 절연 반도체 (MIS)트랜지스터 (Q4, Q5, Q6, Q7)로 이루어지고, 상기 MIS트랜지스터의 소오스-드레인 영역이 상기 입력단자와 상기 출력단자에 연결되고, 상기 버퍼회로가 상기 입력단자와 상기 MIS 트랜지스터의 게이트 전극 사이에 삽입되고, 상기 입력단자에 선택적으로 가해진 입력신호에 의하여 구동되며, 상기 MIS트랜지스터가 도전되는 상기 버퍼회로에 의하여 구동되고, 그것에 의하여, 상기 입력신호가 상기 입력단자로부터 상기 출력단자에 선택적으로 전송되는 신호전달회로.
  2. 청구범위 제1항에 있어서, 상기 MIS트랜지스터(Q4, Q5, Q6, Q7)가 P채널형이고, 상기 버퍼회로(I0, I1, I2, I3)가 CMOS인버터를 포함하는 신호전달회로.
  3. 청구범위 제1항에 있어서, 상기 MIS트랜지스터(Q4, Q5, A6, A7)가 n채널형이고, 상기 버퍼회로가 직렬로 연결된 2개의 CMOS인버터(B0, B1, B2, B3)를 포함하는 신호전달회로.
  4. 정보기억을 위하여 다수열의 주기억셀을 포함하는 매트릭스를 형성하는 주기억셀 배열(MCB1-MCB256), 예정된 수의 보조 신호중 하나를 발생하는 각 보조열과, 보조신호를 발생하기 위한 복수열의 보조기억셀을 포함하는 보조 기억셀 배열(MCBR1-MCBR3), 상기열의 보조셀과 상기열의 주기억셀에 공급된 워드선 신호의 각 전송을 가정하기 위한 일열의 가상 기억셀, 상기열의 가상 기억셀과 상기 모든열의 보조기억셀 및 상기 선택된 일열의 주기억셀에 상기 워드선 시놓를 동시에 전송하기 위한 신호전달회로로 이루어지며, 상기 신호전달회로가 공통 출력 단자(TS)와 상기 공통출력단자에 공동으로 연결되는 다수의 입력회로를 포함하고, 상기 입력회로가 입력단자(T0, T1, T2, T3), 버퍼회로(I0, I1, I2, I3) 및 금속 절연반도체(MIS) 트랜지스터 (Q4, Q5, Q6, Q7)를 포함하고, 상기 MIS트랜지스터의 소오스-드레인 영역이 상기 입력단자와 상기 출력단자에 연결되며, 상기 버퍼회로는 상기 입력단자와 상기 MIS트랜지스터의 게이트 전극 사이에 삽입되고, 상기 입력단자에 선택적으로 공급되는 입력 신호에 의하여 구동되며, 상기 MIS트랜지스터가 도전되는 상기 버퍼회로에 의하여 구동되고, 그것에 의하여 상기 입력신호가 상기 입력단자로부터 상기 출력단자에 선택적으로 전송되는 저장장치.
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