KR900006019B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
제1도는 종래 도핑된 불순물들의 단면분포도.1 is a cross-sectional distribution diagram of conventionally doped impurities.
제2도는 본 발명에 따른 도핑된 불순물들의 단면분포도.2 is a cross-sectional distribution diagram of doped impurities in accordance with the present invention.
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로 특히 디램 반도체 메모리 장치에서 캐패시터 부분의 소프트 에러율(Soft Error Rate)을 감소시키는 개선된 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to an improved method of manufacturing a semiconductor device for reducing a soft error rate of a capacitor portion in a DRAM semiconductor memory device.
최근 반도체 메모리 장치가 점차적으로 고집적화 되어감에 따라 디램 분야에서는 1트랜지스터 1캐패시터의 메모리 셀 구조를 가질 뿐 아니라 셀 면적이 축소되고 또한 셀에 축적되는 전하량이 감소되므로써 메모리 칩의 조립 재료들 자체내의 방사능 계열의 원소 물질로부터 발생되는 알파입자에 의해 생성되는 음의 캐리어들의 축적영역에 충분한 전하가 모아져 캐패시터에 저장된 정보가 상실되는 소프트 에러가 발생한다.Recently, as semiconductor memory devices are increasingly integrated, DRAMs have not only a memory cell structure of one transistor and one capacitor, but also a reduction in cell area and a decrease in the amount of charge accumulated in the cell. Sufficient charge is collected in an accumulation region of negative carriers generated by alpha particles generated from a series of elemental materials, resulting in a soft error in which information stored in a capacitor is lost.
상기의 소프트 에러 발생 문제를 개선하기 위하여 모오스 캐패시터의 하부전극 형성시 종래에는 P형 기판상에 얇은 산화막층을 성장시키고 모오스 캐패시터의 하부전극을 형성하기 위하여 비소이온을 1×10-9×10㎠의 도우즈와 1000KeV의 에너지로 이온 주입한 후 알파입자에 의해 생성되는 소수 캐리어들이 캐패시터의 전하축적 영역에 들어오지 못하게 장벽을 형성함과 동시에 접합 캐패시턴스를 증가시키기 위하여 도우즈를 1×10-9×10로 하고 140KeV의 에너지로 이온 주입하였다.In order to improve the soft error occurrence problem, when forming a lower electrode of a MOS capacitor, conventionally, a thin oxide layer is grown on a P-type substrate and arsenic ions are formed in a 1 × 10 -9 × 10
상기 공정에 의하여 도핑된 불순물들의 단면 분포도는 제1도에 도시한 바와 같다. 영역 a는 하부전극을 형성하는 N형 영역이고 영역 b는 알파입자에 의해 발생되는 소수 캐리어에 대한 장벽 역할을 하는 P형 영역이며 영역 C는 P형 기판 영역이다.The cross-sectional distribution diagrams of the impurities doped by the above process are as shown in FIG. Region a is an N-type region forming a lower electrode, region b is a P-type region serving as a barrier to minority carriers generated by alpha particles, and region C is a P-type substrate region.
상기 알파 입자에 의해 생성되는 캐리어들중 양의 캐리어(hole ; 정공)는 기판 쪽으로 끌리고 음의 캐리어(Electron ; 전자)들이 캐패시터 영역하부에 몰리게 되는데 캐패시터 하부전극 아래에 기판보다 고농도의 P형 영역을 형성하므로써 알파입자에 의해 생성된 음의 캐리어들이 캐패시터의 전하축적 영역에 들어오지 못하게 하여 소프트 에러율을 감소시킬 수 있었다.Among the carriers generated by the alpha particles, positive holes (holes) are attracted toward the substrate and negative carriers (electrons) are concentrated under the capacitor region, and a P-type region having a higher concentration than the substrate is formed under the capacitor lower electrode. By forming it, the negative carriers produced by the alpha particles did not enter the charge storage region of the capacitor, thereby reducing the soft error rate.
그러나 제1도와 같은 불순물 분포를 가지는 반도체 메모리 장치에서는 기판의 백 바이어스 전압에 따라 공핍영역(Depletion Rehion)의 폭이 변화가 심하여 소프트 에러율 또한 심한 변화를 가지는 문제점이 있었다However, in the semiconductor memory device having the impurity distribution as shown in FIG. 1, the width of the depletion region is severely changed according to the back bias voltage of the substrate, and thus the soft error rate is also severely changed.
따라서 본 발명의 목적은 백 바이어스 전압의 변화에도 큰 영향을 받지 않고 캐패시터 부분의 소프트 에러를 줄일 수 있는 개선된 반도체 메모리 장치의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing an improved semiconductor memory device which can reduce the soft error of the capacitor portion without being greatly affected by the change of the back bias voltage.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은 반도체 제조 공정에 있어서, 제1도전형의 반도체 기판 표면의 소정영역에 제1도전형과 반대가 되는 도전형으로 제1이온 주입을 하는 제1공정과, 상기 영역에 상기 제1이온 주입보다 고에너지로 제1도전형의 제2이온주입을 하는 제2공정과, 상기 영역에 상기 제1이온 주입보다 고에너지이고 상기 제2이온 주입과는 다른 에너지로 제1도전형의 제3이온주입을 하는 제3공정과, 상기 이온 주입된 영역을 활성화하는 제4공정과, 상기 영역 상부에 유전물질층을 형성하는 제5공정과 상기 유전물질층 상에 상기 다결정 실리콘층을 형성하는 제6공정을 구비하여 상기 공정의 연속으로 이루어짐을 특징으로 한다.The present invention for achieving the object of the present invention as described above, in the semiconductor manufacturing process, the first ion implantation in a predetermined region of the surface of the semiconductor substrate of the first conductivity type to the conductive type opposite to the first conductivity type And a second step of implanting a second ion of a first conductivity type into the region at a higher energy than the first ion implantation, and a higher energy than the first ion implantation into the region and the second ion implantation into the region. Is a third process of implanting a third ion of a first conductivity type with different energy, a fourth process of activating the ion implanted region, a fifth process of forming a dielectric material layer on the region, and the dielectric material And a sixth step of forming the polycrystalline silicon layer on the layer.
이하 본 발명을 첨부한 도면을 참조하여 실시예를 들어 상세히 설명한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.
먼저 P형 반도체 기판상에 얇은 산화막을 성장시키고 캐패시터가 형성될 영역에 캐패시터의 하부전극 형성을 위하여 비소 또는 인이온 주입을 한다.First, a thin oxide film is grown on a P-type semiconductor substrate, and arsenic or in-ion implantation is performed to form a lower electrode of the capacitor in a region where the capacitor is to be formed.
이때 비소의 경우 에너지는 100KeV로 2×10-3×10/㎠정도의 도우즈로 이온 주입을 한다.In the case of arsenic, the energy is implanted at a dose of about 2 × 10 −3 × 10 /
그 다음 알파입자에 의해 생성된 소수 캐리어에 대한 장벽 형성을 위하여 비소와 반대 도전형인 붕소를 에너지는 140KeV로 3×10-5×10/㎠정도의 도우즈로 이온 주입한다.Then, in order to form a barrier to the minority carriers generated by the alpha particles, boron, which is opposite to arsenic, is implanted with a dose of about 3 × 10 −5 × 10 /
그 다음 소수 캐리어에 대한 장벽을 두껍게 하기 위해 에너지는 180KeV 도우즈는 1×10-2×10㎠정도 붕소 이온 주입을 한다.Then, in order to thicken the barrier to minority carriers, 180KeV doses of boron ions are injected by 1 × 10 −2 × 10 cm 2 .
상기와 같이 이온 주입이 끝나면 통상의 방법으로 아닐링(Annealing)을 하여 상기 이온 주입된 영역들을 활성화한다.After the ion implantation is completed as described above, annealing is performed in a conventional manner to activate the ion implanted regions.
이때 상기 이온 주입영역들은 기판 표면으로부터 캐패시터의 하부 전극인 N형 영역과, N형 영역하부에 알파입자로부터 생성되는 소수 캐리어에 대한 장벽을 형성하는 두꺼운 P형 영역이 형성된다.At this time, the ion implantation regions form an N-type region, which is a lower electrode of the capacitor, from the substrate surface, and a thick P-type region that forms a barrier to minority carriers generated from alpha particles under the N-type region.
제2도 도핑된 불순물들의 단면 분포도로서 기판 표면으로부터 영역 d는 캐패시터의 하부전극인 N형 영역이고, 영역 e는 소수 캐리어에 대한 장벽을 형성하기 위해 P형(Acceptor)이온을 에너지를 달리하여 이온 주입하여 형성한 P형 영역이며, 영역 f는 P형 기판영역이다.FIG. 2 is a cross-sectional distribution diagram of doped impurities, wherein region d from the substrate surface is an N-type region, which is a lower electrode of the capacitor, and region e is an ion of P-type (ions) with different energies to form a barrier to minority carriers. P-type region formed by implantation, and region f is P-type substrate region.
제2도에서 영역 e에서 점선으로 표시된 e1, e2는 고에너지와 저에너지로 이온 주입된 붕소이온의 각 개별 분포를 나타내는 것이다.In FIG. 2, e1 and e2 indicated by dotted lines in the region e represent individual distributions of boron ions implanted with high energy and low energy.
상기에서와 같이 이온 주입 공정과 아닐링 공정이 끝나면 상기 영역들 상의 얇은 산화막을 제거하고 캐패시터의 유전물질을 형성하기 위하여 얇은 산화막을 성장시키며 얇은 산화막 상에 캐패시터의 상부전극이 될 다결정 실리콘을 형성한다.As described above, after the ion implantation process and the annealing process are completed, a thin oxide film is removed on the regions, a thin oxide film is grown to form a dielectric material of the capacitor, and polycrystalline silicon to be the upper electrode of the capacitor is formed on the thin oxide film. .
상술한 바와같이 본 발명은 캐패시터 영역 하부에 2번의 이온 주입으로 소수 캐리어에 대한 장벽을 형성하는 P형 영역의 최고 농도시가 단면도에서와 같이 넓은 범위를 형성하므로써 기판의 백 바이어스 전압(Back bise voltage)의 변화에도 공핍 영역의 폭이 크게 변화하지 않는다. 따라서 알파 입자들이 소자의 표면으로부터 기판으로 들어오면서 여가시킨 정공과 전자중 전자가 N형 영역으로 넘어들어가는 것을 감소시키므로써 외부로부터의 영향에 의해 메모리셀의 정보가 변화하는 것을 막아 메모리 셀이 오동작 하는 것을 방지해 주는 이점이 있다.As described above, the present invention provides a back bias voltage of the substrate by forming a wide range of the maximum concentration of the P-type region, which forms a barrier for minority carriers by two ion implantations below the capacitor region, as shown in the cross-sectional view. ), The width of the depletion region does not change significantly. As a result, alpha particles enter the substrate from the surface of the device and reduce electrons from the holes and electrons in the N-type region, thereby preventing the memory cell from changing due to external influences. There is an advantage to prevent it.
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