KR900002915B1

KR900002915B1 - Semiconductor memory device

Info

Publication number: KR900002915B1
Application number: KR1019860008097A
Authority: KR
Inventors: 가쓰히로 쓰가모도; 마사히로 시미즈; 마사히데 이누이시; 히로기 시마노
Original assignee: 미쓰비시 뎅기 가부시끼가이샤; 시기 모리야
Priority date: 1985-12-18
Filing date: 1986-09-26
Publication date: 1990-05-03
Also published as: KR870006654A; JPS62144353A

Abstract

The semiconductor memory device for removing the soft error comprises: a substrate of first type; a surface charge storage region and a bit line region both of second type; a first gate electrode for the charge storage region; a second gate electrode for the bit line region; insulation layers separating the regions and the gate electrodes; and two high concentration impurity regions adjacent the charge storage and bit line regions forming PN junctions with each.

Description

Semiconductor memory

제 1도는 본 발명에 의한 반도체 기억장치의 일실시예를 표시한 단면도.1 is a cross-sectional view showing an embodiment of a semiconductor memory device according to the present invention.

제 2 도 및 제 3 도는 본 장치의 특성을 표시한 그래프.2 and 3 are graphs showing the characteristics of the device.

제 4 도∼제 6 도는 본 발명을 적용시켜 제조된 메모리셀을 패키지에 수납한 예를 표시한 구성도.4 to 6 are diagrams showing an example in which a memory cell manufactured by applying the present invention is accommodated in a package.

제 7 도∼제 8 도는 종래의 반도체 기억장치를 표시한 단면도.7 to 8 are cross-sectional views showing a conventional semiconductor memory device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 기판 2,3 : 게이트전극1 semiconductor substrate 2,3 gate electrode

4 : 게이트절연막 5 : 층간절연막4 gate insulating film 5 interlayer insulating film

6,7 : N⁺영역 8 : 소자간 분리 절연막6,7: N ⁺ region 8: isolation insulating film

9,13 : P⁺: 영역 10,11 : 공핍층9,13: P ⁺ : region 10,11: depletion layer

14 : 저농도영역 T₁: 전원단자14: low concentration area T ₁ : power supply terminal

T₂: 접속단자T ₂ : Connection terminal

본 발명은 전하의 유무를 기억정보로 하는 반도체 기억장치에 관한 것이다.The present invention relates to a semiconductor memory device having as its storage information the presence or absence of electric charges.

종래의 이러한 반도체 기억장치의 예로서는 16K, 64K 다이나믹 RAM의 메모리셀의 구성을 제 7 도에 표시한다. 제 7 도에 있어서 1은 P-형의 도전성을 가진 반도체 기판, 2 및 3은 제1층 및 제2층의 게이트전극, 4는 게이트 절연막, 5는 층간 절연막, 6은 전하축적 영역으로서의 N⁺영역, 8은 소자간의 분리를 위한 소자간 분리절연막, 9는 동일하게 소자간의 분리를 위한 P⁺영역이고 제1층의 게이트전극(2)은 전원단자(T₁)에 접속되고 제2층의 게이트(3)는 워드선 접속용 접속단자(T₂)에 접속되어 있으며 각 N⁺영역(6)(7)과 반도체 기판(1)과의 사이에는 각각 공핍층(10)(11)이 형성되어 있다.As an example of such a conventional semiconductor memory device, the configuration of memory cells of 16K and 64K dynamic RAM is shown in FIG. In Fig. 7, 1 is a semiconductor substrate having a P-type conductivity, 2 and 3 are gate electrodes of the first and second layers, 4 is a gate insulating film, 5 is an interlayer insulating film, and 6 is N ⁺ as a charge storage region. Region 8 is an inter-element isolation insulating film for isolation between elements, 9 is a P ⁺ region for separation between elements, and the gate electrode 2 of the first layer is connected to the power supply terminal T ₁ , and The gate 3 is connected to the word line connection terminal T ₂ , and a depletion layer 10, 11 is formed between the N ⁺ regions 6, 7 and the semiconductor substrate 1, respectively. It is.

제 7 도에 있어서는 배선부분 및 보호막을 생략하였다. 또한 설명을 간략화하기 위하여 영역(6)을 N⁺확산 영역으로 하였지만 게이트전극(2)에 정전위를 부여하므로서 게이트 절연막(4)을 개재하여 반도체 표면의 영역(6) 상당부분에 N⁺의 반전층을 유기시켜서 전하를 축적하도록 하여도 된다.In FIG. 7, the wiring portion and the protective film are omitted. In addition, in order to simplify the description, the region 6 is an N ⁺ diffusion region, but the N ⁺ inversion is applied to a substantial portion of the region 6 of the semiconductor surface via the gate insulating film 4 by applying a potential to the gate electrode 2. The layer may be organic to accumulate charge.

이러한 종래의 구성에 있어서는 메모리셀의 전하 축적영역으로서의 N⁺영역(6)에 전자가 축적되어 있는 상태를 "0", 축적되어 있지 않은 상태를 "1"로 한다. 그리고 비트선으로서의 N⁺영역(7)의 전위는 도시를 생략한 센스 앰프의 작용에 의하여 미리 어느 중간전위에 유지되고 있다.In such a conventional configuration, the state where electrons are accumulated in the N ⁺ region 6 as the charge accumulation region of the memory cell is set to "0", and the state in which electrons are not accumulated is set to "1". The potential of the N ⁺ region 7 as a bit line is previously held at an intermediate potential by the action of a sense amplifier (not shown).

여기에서 워드선의 전위가 상승되어 이 워드선에 접속되어 있는 트랜스퍼 게이트로서의 게이트전극(3)의 전위가 드레시홀드 전압보다도 높게되면 게이트 전극(3)의 직하에 N⁺반전층의 채널이 형성되어서 양 N⁺영역(6)(7)간이 도통하게 된다.Here, when the potential of the word line rises and the potential of the gate electrode 3 serving as the transfer gate connected to the word line becomes higher than the threshold voltage, a channel of the N ⁺ inversion layer is formed directly under the gate electrode 3 to form a positive voltage. N ⁺ regions 6 and 7 become conductive.

이제 메모리셀의 기억정보가 "0", 즉 N⁺영역(6)에 전자가 축적되어 있는 상태의 경우 N⁺영역(6)가 비트선으로서의 N⁺영역(7)이 도통하므로서 그때까지 중간전위로 유지되어있던 N⁺영역(7)의 전위가 하강하게 된다. 또한 반대로 메모리셀의 기억정보가 "1" 즉 N⁺영역(6)에 전자가 축적되어 있지 않은 상태의 경우, 이 도통에 의하여 중간전위에 있던 N⁺영역(7)의 전위가 상승하게 된다. 그리고 이 비트선의 전위의 변화를 센스앰프에 의하여, 감지, 증폭하여 인출함과 동시에 같은 기억정보를 리프레쉬하여 동일 사이클내에 재차 메모리셀에 기입하도록 되어 있다.Storage information of the memory cell is now "0", that is, when the state in which electrons are accumulated in the N ⁺ region 6 and N ⁺ region 6 is as a bit line N ⁺ region 7, the conduction hameuroseo intermediate potential by then The potential of the N ⁺ region 7 held at is lowered. On the contrary, when the storage information of the memory cell is "1", that is, in a state where electrons are not accumulated in the N ⁺ region 6, the conduction increases the potential of the N ⁺ region 7 at the intermediate potential. The change in the potential of the bit line is sensed, amplified and taken out by the sense amplifier, and the same memory information is refreshed and written to the memory cell again within the same cycle.

종래의 메모리셀은 이와같이 작동하지만 전하축적영역(6)과 비트선(7)이 N⁺영역 또는 N⁺반전층으로 형성되었기 때문에 α선등의 방사선이 메모리칩내에 입사하여 생성되는 전자 정공대내의 전자가 이들의 전하 축적영역(6)이나 비트선(7)에 수집되어서 본래의 기억정보를 반전시키므로서 오동작(이하 소프트 에러라고 부른다)을 발생한다는 결점이 있었다.The conventional memory cell operates in this manner, but since the charge accumulation region 6 and the bit line 7 are formed as an N ⁺ region or an N ⁺ inversion layer, the electrons in the electron hole band generated by the radiation of the α line or the like are generated in the memory chip. Was collected in these charge accumulation regions 6 and bit lines 7 and has the drawback of causing malfunction (hereinafter referred to as soft error) by inverting the original memory information.

또한 상기의 결점을 해소하기 위하여 제 8 도에서 볼 수 있는 바와같이 전하 축적영역으로서 N⁺영역(6)의 주위에 P형 영역(12)을 형성하고 메모리셀용량을 증가시켜 α선등의 방사선으로 생성되는 전자가 전하축적영역(6)에 수집되더라도 오동작하지 않도록 임계전하량을 크게하여 소프트에러를 방지하는 수단이 있었다. 그러나 이 수단의 경우 비트선으로서의 N⁺영역(7)은 전자의 흡수에 대하여 보호되어 있지않고 또한 부가적으로 N⁺영역(7)의 주위에 P형 영역을 설치하면 겨우 2∼3㎛라는 좁은 간격내에 P형 영역이 대향되는 것이되어 기생 pnp 트랜지스터동작을 발생하여 트랜스퍼 게이트를 안정되게 동작시키는 것이 곤란하게 된다.Also, in order to solve the above drawback, as shown in FIG. 8, as the charge accumulation region, a P-type region 12 is formed around the N ⁺ region 6, and the memory cell capacity is increased to generate radiation such as? There was a means for preventing the soft error by increasing the critical charge amount so that the generated electrons would not be malfunctioned even if the generated electrons were collected in the charge accumulation region 6. In the case of this means, however, the N ⁺ region 7 as a bit line is not protected against the absorption of electrons, and additionally, if a P-type region is provided around the N ⁺ region 7, it is only 2 to 3 탆 narrow. The P-type regions are opposed within the intervals, so that the parasitic pnp transistor operation occurs, making it difficult to operate the transfer gate stably.

본 발명은 이러한 점을 감안하고 발명된 것이고 그 목적으로 하는 바는 미세화 구조라 할지라도 트랜지스터 특성을 손상하지 않고 단순한 구조로 α선등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치를 얻고져하는데 있다.The present invention has been invented in view of this point, and its object is to obtain a semiconductor memory device capable of eliminating soft errors caused by radiation such as α rays with a simple structure without damaging transistor characteristics even with a miniaturized structure. have.

이러한 결점을 제거하기 위하여 본 발명은 제 1 도전형의 반도체 기판상에 전하축적영역으로서의 제 2 도 전형의 영역과 비트선으로서의 제 2 도전형의 영역과 제1층, 제2층의 게이트 전극과를 형성한 반도체기억장치에 있어서 제 2 도전형의 각 영역을 포위하도록하여 반도체기판의 농도보다도 고농도의 제 1 도전형의 고농도 영역을 형성하고 제2층의 게이트전극에 대향하는 반도체기판 표면에 제 2 도전형의 불순물을 저농도로 도입하여 고농도 영역의 표면농도를 실효적으로 저하시킨 저농도영역을 형성한 것이다.In order to eliminate such drawbacks, the present invention provides a second conductive type region as a charge storage region, a second conductive type region as a bit line and a gate electrode of a first layer and a second layer on a first conductive semiconductor substrate. In the semiconductor memory device in which the second conductive type is formed, each region of the second conductivity type is surrounded so as to form a high concentration region of the first conductivity type, which is higher than the concentration of the semiconductor substrate, By introducing impurities of two conductivity type at a low concentration, a low concentration region is formed in which the surface concentration of the high concentration region is effectively lowered.

본 발명에 있어서는 α선등의 방사선의 입사에 의하여 발생되는 오동작이 방지되어 트랜지스터는 안정되게 동작한다.In the present invention, a malfunction caused by the incidence of radiation such as alpha rays is prevented, and the transistor operates stably.

본 발명에 의한 반도체 기억장치의 일 실시예를 제 1 도로 도시한다. 제 1 도에 있어서 제 7 도와 제 8 도와 동일부분 또는 상당부분에는 동일부호가 부여되었다. 본 실시예에서는 전하축적영역으로서의 N⁺영역(6) 및 비트선으로서의 N⁺영역(7)을 공통으로 포위하도록하여 반도체기판(1)의 농도보다도 고농도의 P⁺영역(13)을 주입, 확산형성하여서된 것이다.One embodiment of a semiconductor memory device according to the present invention is shown in FIG. In Fig. 1, the same reference numerals are given to the same or corresponding parts of the seventh and eighth drawings. In this embodiment, injection of a high concentration of P ⁺ region 13, than the concentration of the so as to surround the charge storage region as the N ⁺ region 6 and the bit line as the N ⁺ region 7, in a common semiconductor substrate (1), the spreading It is formed.

본 실시예의 형성수단으로서는 P-형의 반도체기판(1)에 P⁺불순물을 선택적으로 주입, 확산하여 반전기생방지를 위한 P⁺영역(9)을 또한 동시에 소자간 분리절연막(8)을 각각 형성한 후 동작영역으로서의 P⁺영역(13)을 소자간 절연막(8)을 마스크로한 P⁺불순물의 주입확산에 의하여 형성한다. 이후에 P⁺영역(13)의 표면농도를 하강하기 위하여 예를 들면 인과 같은 N형 불순물을 저농도에 이온주입한다.As the forming means of the present embodiment, P ⁺ impurities are selectively implanted and diffused into the P-type semiconductor substrate 1 to form a P ⁺ region 9 for preventing inverse parasitics, and at the same time, to form an isolation insulating film 8 between devices. After that, a P ⁺ region 13 as an operation region is formed by implantation diffusion of P ⁺ impurities using the inter-element insulating film 8 as a mask. Thereafter, in order to lower the surface concentration of the P ⁺ region 13, ion implantation is performed at low concentration with an N-type impurity such as phosphorus.

그후는 통상의 형성순서로 N⁺영역(6), 게이트전극(2), N⁺영역(7), 게이트전극(3)등을 형성시키는 바, 이것에 의하여 양 N⁺영역(6)(7)는 P⁺영역(13)에 의하여 포위되는 것이다.Thereafter, the N ⁺ region 6, the gate electrode 2, the N ⁺ region 7, the gate electrode 3, and the like are formed in a usual forming order, thereby forming both N ⁺ regions 6 and 7 (7). Is surrounded by the P ⁺ region 13.

또한 이 실시예에서의 트랜스퍼 게이트는 반도체 기판(1)보다도 고농도의 P⁺영역(13)내에 형성된다. 그리고 통상 트랜스퍼 게이트의 드레시홀드 전압은 장치의 안정동작을 고려하여 주변 트랜지스터의 드레시홀드 접합보다도 높게 설정하고 있지만 P⁺영역(13)의 농도에 의하여 결정되는 드레시홀드 전압으로 너무 높기 때문에 N형 불순물의 저농도이온 주입에 의하여 저농도 영역(14)을 형성하고 트랜스터 게이트의 드레시 홀드전압을 제어하고 있다.In addition, the transfer gate in this embodiment is formed in the P ⁺ region 13 at a higher concentration than the semiconductor substrate 1. In general, the threshold voltage of the transfer gate is set higher than the threshold junction of the peripheral transistor in consideration of the stable operation of the device, but is too high as the threshold voltage determined by the concentration of the P ⁺ region 13 so that the The low concentration region 14 is formed by the low concentration ion implantation, and the threshold hold voltage of the transmitter gate is controlled.

전기한 소프트 에러는 칩내에 α선등의 방사선이 입사한 때에 생성되는 전자 정공대내의 전자가 전하 축적영역이나 비트선으로서의 N⁺영역(6)(7)내에 수집되어서 야기된다. 즉 칩내에 입사한 α선은 에너지를 상실하여 정지할때까지에 그 비정에 따라 다수의 전자정공대를 생성하고 공핍층(10)(11)내에서 생성된 전자정공대는 공핍층 내부의 전장에 의하여 즉시 분리되며 전자는 N⁺영역(6)(7)에 수집되며 정공은 반도체기판(1)을 통하여 흘러 떨어진다. 또한 N⁺영역(6)(7)의 내부에서 생성된 전자 정공대는 재결합하기 때문에 전자의 증감에는 전혀 기여하지 않고 반도체기판(1)의 내부에서 생성된 전자 정공대는 확산에 의하여 공핍층(10)(11)에 도달한 전자만이 N⁺영역(6)(7)에 수집되어서 소프트에러를 야기하고 다른것은 반도체기판(1)내에서 재결합되게된다.The aforementioned soft error is caused by the electrons in the electron hole band generated when radiation such as? -Rays enter the chip, collected in the N ⁺ region 6 (7) as the charge accumulation region or the bit line. That is, the α-rays incident on the chip generate a large number of electron hole bands according to their irregularities until energy is lost and stopped, and the electron hole bands generated in the depletion layers 10 and 11 are applied to the electric field inside the depletion layer. Are immediately separated and electrons are collected in the N ⁺ region (6) (7) and holes flow through the semiconductor substrate (1). In addition, since the electron holes generated in the N ⁺ regions 6 and 7 are recombined, they do not contribute to the increase or decrease of electrons, and the electron holes generated in the semiconductor substrate 1 are depleted by diffusion. Only the electrons that reach (11) are collected in the N ⁺ regions (6) (7), causing soft errors, and others are recombined in the semiconductor substrate (1).

따라서 이 실시예에 있어서는 N⁺영역(6)(7)의 직각을 반도체기판(1)보다도 고농도의 P⁺영역(13)으로 포위되는 것에 의하여 다음에서 열거하는 바와같은 특징이 생긴다.Therefore, in this embodiment, the right angles of the N ⁺ regions 6 and 7 are surrounded by the P ⁺ region 13 at a higher concentration than the semiconductor substrate 1, so that the characteristics as listed below are obtained.

1) N⁺영역(6)(7)과 P⁺영역(13)의 계면에 형성되는 공핍층(10)(11)의 폭이 좁아져서 N⁺영역(6)(7)의 용량이 커지게된다.1) The width of the depletion layers 10 and 11 formed at the interface between the N ⁺ regions 6 and 7 and the P ⁺ region 13 becomes narrow so that the capacitance of the N ⁺ regions 6 and 7 increases. do.

2) N⁺영역(6)(7)의 일부가 P⁺영역(13)내에 형성되므로서 반도체기판(1)에서 확산된 전자는 P⁺영역(13)내에서 수명이 단축되어 N⁺영역(6)(7)에 도달하기 어렵게된다.2) N ⁺ region 6 (7) part is formed in the P ⁺ region 13 up the electron diffusion in the semiconductor substrate 1 is shortened life in the P ⁺ region 13 of the N ⁺ region ( 6) (7) becomes difficult to reach

3) 반도체기판(1)과 P⁺영역(13)과의 계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 반도체기판(1)에서 확산되어오는 전자중에서 에너지가 작은것의 통과를 허락하지 아니한다.3) Since a potential barrier for electrons is formed at the interface between the semiconductor substrate 1 and the P ⁺ region 13, it does not allow passage of small energy among the electrons diffused from the semiconductor substrate 1.

그리고 1) 기재점에 의하여 P⁺영역(6)(7)에 축적되는 "0", "1"에 대응하는 전자수의 차가 커지게 되고 α선등의 입사에 의하여 생성되는 전자에 대하여 여유를 갖게 할 수가 있다. 또한 2) 및 3)기재의 점에 의하여 N⁺영역(6)(7)에 확산되는 전자를 방지할 수가 있어서 소프트에러의 발생을 제거할 수가 있다.And 1) the difference in the number of electrons corresponding to " 0 " and " 1 " accumulated in the P ⁺ regions 6 and 7 by the base point increases, and has a margin for electrons generated by the incidence of α rays or the like. You can do it. In addition, electrons diffused into the N ⁺ regions 6 and 7 can be prevented due to the points 2) and 3), and the occurrence of soft errors can be eliminated.

제 2 도의 특성곡선(20)으로 P⁺영역(13)의 불순물농도와 소프트에러 발생율과의 관계를 표시한다. 동 도면에 도시한 바와 같이 P⁺불순물농도를 높아지게 하면 소프트에러발생율은 현저하게 감소한다. 예를 들면 불순물농도를 10¹⁷/㎤정도로 하면 소프트에러의 발생율은 10¹⁵/㎤ 의 경우에 비교하여 약 10^-4로 저하한다.The characteristic curve 20 of FIG. 2 shows the relationship between the impurity concentration in the P ⁺ region 13 and the soft error occurrence rate. As shown in the figure, increasing the P ⁺ impurity concentration significantly reduces the soft error occurrence rate. For example, when the impurity concentration is about 10 ¹⁷ / cm 3, the incidence of soft errors decreases to about 10 ⁻⁴ as compared to the case of 10 ¹⁵ / cm 3.

그러나 제 2 도의 특성곡선(21)에 표시한 바와 같이 트랜스퍼 게이트의 드레시홀드전압은 현저하게 높게되어 다음식에서 표현되는 기입전하의 양 Qs가 작아져서 메모리동작However, as shown in the characteristic curve 21 of FIG. 2, the threshold voltage of the transfer gate is remarkably high, so that the amount of write charges Qs expressed by the following equation becomes small, thereby operating the memory.

Qs=Cs(V_D-V_r)Qs = Cs (V _D -V _r )

V_D: 트랜스퍼 게이트의 전압V _D : Voltage of transfer gate

V_r: 트랜스터 게이트의 드레시홀드전압V _r : Threshold voltage of the transmitter gate

C_s: 전하축적영역의 용량C _s : capacity of charge storage region

이 불안정하게 된다. 이때문에 P⁺영역(13)의 표면에 N형 불순물을 얇게 이온주입하여 P⁺형의 캐리어농도를 예를 들면 5×10¹⁵∼5×10¹⁶/㎤로 실효적으로 강하시키므로서 제 3 도의 특성곡선(22)에 표시한 바와같이 드레시홀드전압 V_r를 하강하여 0.5∼1.5V의 적정한 값으로 조정하는 것이 가능하게 된다. 이와같이하여 소프트에러의 발생율을 억제하고 또한 적정한 드레시홀드전압이 되는 P⁺영역(13)을 형성할 수 있다.This becomes unstable. For this reason, the ion concentration of N-type impurities is thinly implanted into the surface of the P ⁺ region 13 to effectively lower the carrier concentration of the P ⁺ -type to, for example, 5 × 10 ^{15 to} 5 × 10 ¹⁶ / cm 3. As indicated by the characteristic curve 22 in the figure, the threshold voltage V _r can be lowered and adjusted to an appropriate value of 0.5 to 1.5 V. FIG. In this way, it is possible to form the P ⁺ region 13 which suppresses the incidence of soft errors and provides an appropriate threshold voltage.

또한 본 실시예에서 표현된 바와같이 비트선으로서의 N⁺영역(7)은 P⁺영역(13)과 접하여 있으므로 접합의 공핍층용량이 증가하고 비트선의 부유용량 C_B가 크게된다. 센스앰프로 검출되는 신호전압은,In addition, as represented in the present embodiment, the N ⁺ region 7 as the bit line is in contact with the P ⁺ region 13, so that the depletion layer capacity of the junction increases and the stray capacitance C _B of the bit line becomes large. The signal voltage detected by the sense amplifier is

V=(V_D-V_r)/(1+C_B/C_S)V = (V _D -V _r ) / (1 + C _B / C _S )

로 부여되므로 C_B가 커지게되면 신호전압이 작아져서 기억장치로서의 동작이 불안정하게 된다. 이 때문에 C_B가 커지는 것을 억제할 필요가 있고 비트선 부유용량을 저감하기 위하여 비트선의 하측의 층간절연막(도시없음)이나 비트선의 보호막(도시없음)을 유전율이 낮은 막, 예를 들면 산화실리콘막이나 인 유리막으로 하는 것이 본 실시예에서는 특히 바람직하다.When C _B is increased, the signal voltage becomes small and the operation as a storage device becomes unstable. Therefore, it is necessary to suppress the increase in C _B and to reduce the bit line floating capacity, an interlayer insulating film (not shown) or a bit line protective film (not shown) below the bit line has a low dielectric constant such as a silicon oxide film. It is especially preferable to set it as a phosphorus glass film in this Example.

더우기 본 실시예는 비트선으로서의 N⁺영역(6)(7)을 포위하도록 P⁺영역(13)을 형성하는 예를 예시하였지만 센스앰프의 N⁺영역 및 주변회로의 N⁺영역에 대하여서도 동일하게 적용할 수 있다. 또한 본 실시예는 다이나믹형태에 적용한 경우이지만 스태틱 형에 대하여서도 동일하게 적용이 가능한 외에 N 채널이 P 채널의 경우에도 적용할 수 있어 MOS 디바이스, 바이폴러 디바이스 공히 적용할 수 있는 것이다.Furthermore, the present embodiment exemplifies an example in which the P ⁺ region 13 is formed to surround the N ⁺ regions 6 and 7 as bit lines, but the same applies to the N ⁺ region of the sense amplifier and the N ⁺ region of the peripheral circuit. Can be applied. In addition, although the present embodiment is applied to the dynamic type, the same can be applied to the static type, and the N channel can be applied to the P channel, so that the MOS device and the bipolar device can be applied.

본 발명을 적용하여 제조된 메모리셀을 패키지에 수납한 예를 제 4 도 제 6 도에 표시한다. 각각의 도면에서 패키지 구성재료는 종래부터 알려지고 있는 것이고 α입자의 방출율이 낮은 재료이어야할 필요는 없고 칩 표면의 입자방지막도 필요없게 된다.4 and 6 show an example in which a memory cell manufactured according to the present invention is accommodated in a package. Package components in each of the drawings are conventionally known and need not be materials having a low emission rate of alpha particles, and also eliminate the need for a particle prevention film on the chip surface.

제 4 도는 세라믹 패키지에 수납한 경우, 제 5 도는 수지몰드 패키지에 수납한 경우, 제 6 도는 프립칩 방식으로 수납한 경우이다. 제 4 도∼제 6 도에 있어서 31은 메모리칩, 32는 본딩 와이어, 33는 외부리이드, 34는 세라믹기체, 35는 뚜껑, 36은 프레임, 37은 수지이다. 여기에는 도시되지 않았지만 본 발명을 적용하므로서 SOJ, ZIP 모듈형의 패키지에 수납한 경우에도 칩표면의 α입자 방지막 및 특별한 패키지 재료를 사용할 필요가 없게되고 동일하게 제조공정의 감소 및 제조 공정비율의 저감을 도모할 수 있게 된다.4 is a case where it is housed in a ceramic package, FIG. 5 is a case where it is stored in a resin mold package, and FIG. 4 to 6, 31 is a memory chip, 32 is a bonding wire, 33 is an external lead, 34 is a ceramic gas, 35 is a lid, 36 is a frame, and 37 is a resin. Although not shown here, the present invention eliminates the need to use the α particle prevention film and the special package material on the chip surface even when stored in a SOJ or ZIP modular package. It becomes possible to plan.

상기에서 설명한 바와 같이 본 발명은 제 1 도전형의 반도체 기판상에 전하축적영역으로서의 제 2 도전형의 영역과 비트선으로의 제 2 도전형의 영역과, 제1층 및 제2층의 게이트 전극과를 형성한 반도체기억장치에 있어서 제 2 도전형의 각 영역을 포위하도록 하여 반도체기판의 농도보다도 고농도의 제 1 도전형의 고농도영역을 형성한 것에 의하여 제 2 도전형의 각 영역의 용량이 커지게 되며 반도체기판에서 확산된 전자는 고농도영역에서 수명이 짧아지고 반도체기판과 고농도영역과의 계면에 전자에 대한 포텐셜 배리어가 형성되어서 반도체기판에서의 에너지가 적은 전자의 통과가 방지되므로 α선등의 입사에 의하여 생성되는 전자에 대하여도 여유를 가지며 제 2 도전형의 각 영역에 확산되어오는 전자를 예방하고 α선등의 방사선의 입자에 의하여 생성되는 오동작을 방지하는 반도체 기억장치를 얻을 수 있는 효과가 있다.As described above, the present invention provides a second conductive type region as a charge storage region and a second conductive type region as a bit line on the first conductive semiconductor substrate, and gate electrodes of the first and second layers. In the semiconductor memory device having the above-mentioned structure, each region of the second conductivity type is surrounded so as to form a high concentration region of the first conductivity type with a higher concentration than that of the semiconductor substrate, thereby increasing the capacity of each region of the second conductivity type. The electrons diffused from the semiconductor substrate have a short lifetime in the high concentration region, and a potential barrier against electrons is formed at the interface between the semiconductor substrate and the high concentration region to prevent the passage of electrons with low energy on the semiconductor substrate, thereby preventing the incidence of α rays or the like. It also has a margin for the electrons generated by it, and it prevents the electrons diffused in each area of the second conductivity type. There are over produced effects that can be obtained a semiconductor memory device for preventing malfunction.

또한 제2층의 게이트전극에 대향하는 반도체기판표면에 제 2 도전형이 불순물을 저농도로 도입하여 고농도영역의 표면농도를 실효적으로 저하시킨 저농도영역을 형성한 것에 의하여 트랜스퍼 게이트의 트레시홀드전압을 적정한 값으로 설정할 수 있으므로 안정된 메모리동작을 얻을 수 있는 효과가 있다.In addition, the threshold voltage of the transfer gate is formed on the surface of the semiconductor substrate facing the gate electrode of the second layer by forming a low concentration region in which the second conductivity type introduces impurities at low concentration and effectively lowers the surface concentration of the high concentration region. Can be set to an appropriate value, so that stable memory operation can be obtained.

Claims

On the semiconductor substrate of the first conductivity type, a semiconductor memory device is formed in which a second conductivity type region as a charge accumulation region, a second conductivity type region as a bit line, and a gate electrode of the first layer and second layer are formed. 2 conductive type regions are formed so as to form a high concentration region of the first conductive type having a higher concentration than that of the electric semiconductor substrate, and a low concentration of impurities of the second conductive type on the surface of the semiconductor substrate facing the gate electrode of the second layer. And a low concentration region in which the surface concentration of the high electric concentration region is effectively lowered to form a low concentration region.

The MOS transistor according to claim 1, wherein the concentration of the high concentration region is at least one digit higher than that of the semiconductor substrate, and the concentration of the low concentration region is 5x10 ^{15 to} 5x10 ¹⁶ / cm 3. A semiconductor memory device, characterized in that the threshold voltage is in the range of 0.5 to 1.5V.