KR900002776B1

KR900002776B1 - A modem using frequency-shift keying

Info

Publication number: KR900002776B1
Application number: KR1019870007614A
Authority: KR
Inventors: 김용근
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-07-14
Filing date: 1987-07-14
Publication date: 1990-04-30
Also published as: KR890002755A

Abstract

The circuit includes a logic converter (20) converting the logic data of a microcomputer (10), a programmable counter (40) receiving and counting the logic data and the converted logic data as load data, a data modulator (50) dividing the frequency of mark and space by halves according to the state of logic data from the logic converter, an integrator (60) transmitting the oscillator control voltage by adding and integrating the modulated data and counting the data, and a low pass filter (70) transmitting the modulated sine wave signal filterd by the output signal of the modulator (50).

Description

Data frequency shift demodulation circuit

제 1 도는 본 발명에 따른 주파수편이 변조 회로의 블럭도.1 is a block diagram of a frequency shift modulation circuit according to the present invention.

제 2 도는 본 발명에 따른 주파수편이 복조 회로의 블록도.2 is a block diagram of a frequency shift demodulation circuit according to the present invention.

제 3 도는 제 1 도 블럭도의 일실시예의 구체회로도.3 is a detailed circuit diagram of one embodiment of the FIG. 1 block diagram.

제 4 도는 제 2 도 블럭도의 일실시예의 구체회로도.4 is a detailed circuit diagram of an embodiment of the FIG. 2 block diagram.

제 5 도는 변조입력이 마크인경우의 제 4 도의 부분동작 파형도.5 is a partial operation waveform diagram of FIG. 4 when the modulation input is a mark.

제 6 도는 변조입력이 스페이스인 경우의 제 4 도의 부분 동작 파형도.FIG. 6 is a partial operational waveform diagram of FIG. 4 when the modulation input is space. FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10, 700 : 마이컴 20 : 로직컨버터10, 700: microcomputer 20: logic converter

30,100 : 클럭발진부 40 : 프로그램 머블 카운터30,100: clock oscillator 40: program muble counter

50 : 데이터변환부 60 : 배타적 적분부50: data conversion unit 60: exclusive integral unit

70 : 저역통과 필터 200 : 클럭변환부70: low pass filter 200: clock converter

300 : 파형 정형 증폭부 400 : 원-쇼트300: waveform shaping amplifier 400: one-shot

500 : 제1래치부 600 : 제2래치부500: first latch portion 600: second latch portion

본 발명은 데이터를 주파수 편이(Freguency shift keying)변복조 하는 회로에 관한 것으로, 특히 데이터의 변조 및 복조를 하드웨어에 의해서 실행하도록 한 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to circuits for frequency shift keying demodulation and data, and more particularly to circuits for performing data modulation and demodulation by hardware.

통상적으로 주파수 편이 변조라함은 반송파로 사용하는 정현파의 주파수에 정보를 싣는 방식으로 일정 진폭을 가지는 정현파의 주파수를 두가지의 형태로 정하여 데이터가 논리 "1" 또는 "0"로 변화함에 따라 두개의 주파수중 활당된 주파수를 상대방(Remote side)로 전송하는 상태의 변조를 말한다.In general, frequency shifting modulation is a method of loading information on the frequency of a sine wave used as a carrier to define two frequencies of a sine wave having a constant amplitude, and thus, two data as the data changes to a logic "1" or "0". This refers to the modulation of the state of transmitting the assigned frequency to the remote side.

또한 주파수편이 복조는 이를 약속된 원래의 데이터 논리 "1" 혹은 "0"의 상태로 만들어주는 과정을 말한다.Frequency shift demodulation also refers to the process of bringing this to the promised original data logic of "1" or "0".

상기와 같은 주파수 편이 변복조는 시스템과 시스템간의 통신, 예를들어 디지탈 키폰(Digital Keyphone)의 마스터(Master)와 솔레이브(Slave)간의 내선간 통신 명령, 응답 통신등으로 사용하기 위하여는 주파수편이 변복조전용칩을 사용하여야만 하였다.The frequency shift demodulation such as the frequency shift demodulation is used for communication between the system and the system, for example, an internal communication command between the master and the slave of the digital keyphone and a response. A dedicated chip had to be used.

또한 마이크로 컴퓨터(Micro computer)에서 카세트 테이프 예를들어 오디오테이프(Audio tape)등에 디지탈 데이터를 저장할때에의 변조는 소프트 웨어 타이머(Soft ware timer)로 변조한후 그대로 녹음기의 기록(Recording)입력단자에 입력시키어 테이프에 기록하고, 복조시에는 음성출력 단자에서 출력되는 변조신호를 증폭기로 증폭한후, 파형 정형하여 소프트 웨어 타이머를 사용하여 복조하는 기술을 사용하여 왔다.In addition, when a digital computer stores digital data on a cassette tape, for example, an audio tape, the modulation is performed by a software timer, and then directly to the recording input terminal of the recorder. In the case of inputting, recording to tape, and demodulating, a modulation signal output from the audio output terminal is amplified by an amplifier, waveform shaping, and demodulation using a software timer.

그러나 상기와 같이 디지털 데이터를 소프트 웨어로 변복조 한 신호에서 클럭을 추출하여 데이터를 복조하는 것은 시간에 대한 융통성이 적기 때문에 마이크로 컴퓨터의 부하가 증가하는 문제를 초래하여 에러 발생율이 높은 문제가 있었다.However, since demodulating the data by extracting a clock from a signal obtained by modulating and demodulating the digital data with software as described above, there is a problem that the error occurrence rate is high because the load of the microcomputer is increased due to the lack of time flexibility.

또한 주파수 편이 변복조를 실행하기 위하여 전용칩을 사용하는 것은 주변회로 소자를 칩제작사(Chip Maker)에서 저정하는 소자로 구입하여야 하기 때문에 비경제적인 문제와 이에 따라 회로가 복잡하다는 문제가 있었다.In addition, using a dedicated chip to perform frequency shift demodulation has an uneconomical problem and a complicated circuit due to the purchase of a peripheral circuit device as a device stored by a chip maker.

따라서 본 발명의 목적은 데이터를 간단한 하드웨어의 구성에 의해 디지탈 데이터를 주파수 편이 변조 출력하고 변조된 신호를 복조하는 주파수 편이 변복조 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a frequency shift key demodulation circuit for frequency shift modulating and outputting digital data using a simple hardware configuration and demodulating the modulated signal.

본 발명의 또다른 목적은 주파수 편이 변조시의 마크(Mark)와 스페이스(Space)사이의 주파수가 급격히 변화함으로써 발생되는 잡음을 최소화하여 변조 출력하는 변조기를 제공하고 있다.Still another object of the present invention is to provide a modulator for minimizing and outputting noise generated by a rapid change in frequency between a mark and a space during frequency shift modulation.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명에 따른 변조 회로인 블럭도로써, 송출데이터를 출력함과 동시에 데이터 변환 인에이블 신호를 출력하는 마이컴(10)과, 상기 마이컴(10)의 송출데이터의 논리를 출력함과 동시에 상반된 논리를 출력하는 로직컨버터(20)와, 일정주기의 클럭을 발진하는 클럭 발진부(30)와, 상기 로직컨버터(20)의 데이터 논리 출력과 반전데이터의 논리를 로드 데이터로 입력하여 상기 클럭발진부(30)의 클럭으로 카운팅 출력하는 프로그래머블 카운터(programmable counter)(40)와, 상기 마이컴(10)에서 출력되는 인에이블 신호에 의해 인에이블되어 상기 로직컨버터(20)로부터 출력되는 데이터의 로직 상태에 따라 마크(Mark)와 스페이스(Space)의 주파수를 발진하여 2분주 출력하는 데이터 변환부(50)와, 상기 데이터 변환부(50)의 변환 출력데이타와 프로그램머블 카운터(40)의 최종 카운팅 데이터를 배타적 논리합하고 적분하여 소정의 전압을 주파수 발진 제어전압으로 출력하는 배타적 적분부(60)와, 상기 데이터변환부(50)의 출력을 저역필터링하여 사인 웨이브의 변조 신호를 출력하는 저역통과 필터(70)로 구성된다.1 is a block diagram of a modulation circuit according to the present invention, which outputs data and simultaneously outputs a data conversion enable signal, and outputs the logic of the data of the microcomputer 10. A logic converter 20 for outputting opposite logic, a clock oscillator 30 for oscillating a predetermined period of clock, a data logic output of the logic converter 20 and logic of inverted data as input data to the clock oscillator A programmable counter 40 that counts and outputs a clock at 30 and an enable signal output from the microcomputer 10 to a logic state of data output from the logic converter 20. A data converter 50 for oscillating the frequency of a mark and a space and outputting the frequency in two divisions, and the converted output data and the programmable counter of the data converter 50. An exclusive integrator 60 for exclusively ORing and integrating the final counting data of 40 to output a predetermined voltage as a frequency oscillation control voltage, and low-pass filtering the output of the data converter 50 to modulate a sine wave. It consists of a low pass filter 70 for outputting.

지금 마이컴(10)에서 전송 데이터가 출력되어 로직컨버터(20)에 입력되는 동시에 변조 인에이블신호가 데이터 변환부(50)로 입력되면, 로직컨버터(20)는 입력된 데이터를 프로그램머블 카운터(40)의 하위 데이터 입력단(A,B)에 입력시킴과 동시에 인에이블 되어진 데이터 변환부(50)로 출력한다.When the transmission data is output from the microcomputer 10 and input to the logic converter 20 and the modulation enable signal is input to the data converter 50, the logic converter 20 may input the input data into the programmable counter 40. The data is input to the lower data input terminals A and B and output to the enabled data converter 50.

또한 로직컨버터(20)는 입력된 데이터를 반전하여 프로그램머불 카운터(40)의 데이터 입력단(C)에 입력시킨다.In addition, the logic converter 20 inverts the input data and inputs the data to the data input terminal C of the program counter counter 40.

따라서 마이컴(10)의 데이터 출력이 "1"이라 가정하면 프로그램머블 카운터(40)의 데이터 입력은(10112)기 되어지며, "0"이라 가정하면(11002)가 데이터 입력단(A-D)로 입력된다.Therefore, if the data output of the microcomputer 10 is "1", the data input of the programmable counter 40 is 10112, and if it is "0", 11002 is input to the data input terminal AD. .

이로인해 프로그램머블 카운터(40)는 입력데이터를 클럭발진부(30)의 발진클럭으로 카운팅하여 최종 출력단자인(Q)로 출력한다.As a result, the programmable counter 40 counts the input data to the oscillation clock of the clock oscillator 30 and outputs the output data to the final output terminal Q.

한편 데이터변환부(50)는 로직컨버터(20)의 출력논리의 상태에 따라 주파수 발진하고 이를 2분주하여 저역통과필터(70) 및 배타적 적분부(60)로 출력한다.On the other hand, the data conversion unit 50 oscillates according to the state of the output logic of the logic converter 20, divides it and outputs it to the low pass filter 70 and the exclusive integrator 60.

예를들어 로직컨버터(20)의 출력이 논리 "1"인 경우에는 마크 주파수(4800HZ)을 발진하고 이를 2분주하여 출력하며, 논리 "0"인 경우에는 스페이스 주파수(2400HZ)를 발진하여 2분주하여 배타적 적분부(60)와 저역통과 필터(70)로 각각 입력시킨다.For example, when the output of the logic converter 20 is a logic "1", the mark frequency (4800HZ) is oscillated and divided by two, and when the logic "0", the space frequency (2400HZ) is oscillated and divided by two. And input to the exclusive integral unit 60 and the low pass filter 70, respectively.

따라서 저역통과 필터(70)는 데이터 변환부(50)의 출력을 저역 필터링하여 사인파를 출력하게 된다.Therefore, the low pass filter 70 low-pass filters the output of the data converter 50 to output a sine wave.

이때 배타적 적분부(60)는 프로그램머블 카운터(40)에서 출력하는 카운팅 논리와 데이터변환부(50)의 최종 신호를 배타적 논리합하고 적분하여된 신호를 데이터 변환부(50)의 주파수 발진제어 전압으로 입력시키어 마크에서 스페이스를 주파수가 천이될 때 급격한 변화를 방지토록 한다.At this time, the exclusive integrator 60 exclusively combines and integrates the counting logic output from the programmable counter 40 and the final signal of the data converter 50 as the frequency oscillation control voltage of the data converter 50. Input to prevent a sudden change in frequency as the space shifts in the mark.

따라서 저역통과 필터(70)에서 출력되어지는 변조신호는 안정한 상태의 데이터가 된다.Therefore, the modulated signal output from the low pass filter 70 becomes stable data.

제 2 도는 본 발명에 따른 복조회로의 블럭도로써, 일정주기의 클럭을 발진하는 클럭발진부(100)와, 상기 클럭발진부(100)의 클럭으로 소정의 데이터를 쉬프트하여 데이터 샘플링 클럭과 클럭을 출력하는 클럭변환부(200)와, 변조 입력되는 신호를 증폭하여 파형 정형출력하는 파형정형증폭부(300)와, 파형전형증폭부(300)의 출력에 의해 트리거되어 변조상태 판별 펄스를 출력하는 원-쇼트(400)와 상기 원-쇼트(400)의 출력을 파형 정형부(300)의 출력으로 클럭킹하여 래치출력하는 제 1 래치부(500)와, 상기 제 1 래치부(500)의 출력을 클럭변환부(200)의 샘플링 클럭으로 클럭킹하며 출력하는 제2래치(600)와, 초기 데이터수신시 상기 각부에 스타트 신호를 출력하고 제2래치부(600)의 출력을 클럭변환부(200)의 클럭으로 병렬데이터로 변환하는 마이컴(700)으로 구성된다.2 is a block diagram of a demodulation circuit according to an embodiment of the present invention, in which a data sampling clock and a clock are shifted by shifting predetermined data to a clock oscillator 100 for oscillating a predetermined cycle clock and a clock of the clock oscillator 100. Outputs a modulation state discrimination pulse which is triggered by the output of the clock converter 200 to output, the waveform shaping amplifier 300 to amplify the modulated input signal and output the waveform shaping, and the waveform shaping amplifier 300. The first latch unit 500 clocks and latches the output of the one-shot 400 and the output of the one-shot 400 to the output of the waveform shaping unit 300, and the output of the first latch unit 500. A second latch 600 for clocking and outputting the clock as a sampling clock of the clock converting unit 200, and outputting a start signal to each of the first latch units during initial data reception, and outputting the output of the second latch unit 600 to the clock converting unit 200. The microcomputer 700 converts the parallel data into a clock of a side clock).

지금 마이컴(700)의 포토(DS)에서 데이터 수신스타트 신호를 각부로 출력하면, 클럭변환부(200)원-쇼트(400), 제1-2래치부(500)(600)는 클리어에서 해제(Clear Release)되어 수신데이터를 받을 준비를 한다.When the data reception start signal is output from the photo DS of the microcomputer 700 to each unit, the clock converter 200, the one-shot 400, and the first-second latch unit 500, 600 are cleared. (Clear Release) to prepare to receive the received data.

상기와 같이 클리어에서 해제되면 클럭변환부(200)는 클럭발진부(100)에서 발진 출력하는 클럭에 의해서 "하이"상태로 입력되는 데이터를 쉬프트하여 마이컴(700)의 클럭단자(CLK)로 출력하는 동시에 제2래치부(600)로 샘플링클럭을 출력한다.When cleared as described above, the clock converter 200 shifts the data input in the "high" state by the clock oscillated by the clock oscillator 100 to output the clock terminal CLK of the microcomputer 700. At the same time, the sampling clock is output to the second latch unit 600.

이때 단자(299)로 전술한 제 1 도의 회로에서 출력하는 주파수편이 변조의 사인파가 입력되면, 파형정형증폭부(300)는 입력되는 신호를 증폭하고 구형파로 파형 정형하여 원-쇼트(400)로 출력한다.At this time, when the sine wave of the frequency shift modulation outputted from the circuit of FIG. 1 is input to the terminal 299, the waveform shaping amplifier 300 amplifies the input signal and waveform-shapes the square wave to the one-shot 400. Output

파형 정형 되어진 변조 신호를 입력한 원-쇼트(400)는 변조신호의 에지(Edge)에서 트리거(Trigger)되어 마크주파수의 1/2주기보다는 길고 스페이스 주파수 1/2주기보다는 적은 기간을 갖는 변조 상태 판별 펄스를 제1래치부(500)로 출력하며, 제1래치부(500)는 변조상태 판별펄스의 입력을 파형정형 증폭부(300)의 에지상태에서 클럭킹하여 래치 출력한다.The one-shot 400 that inputs the waveform-modulated modulated signal is triggered at the edge of the modulated signal, so that the modulation state has a duration longer than one-half period of the mark frequency and less than one-half period of the space frequency. The determination pulse is output to the first latch unit 500, and the first latch unit 500 clocks the input of the modulation state determination pulse in the edge state of the waveform shaping amplifier 300 to output the latch.

상기의 제 1래치(500)가 원 쇼트(400)의 출력을 파형 정형 증폭부(300)에서 출력되는 신호 즉 변조되어진 신호를 구형파로 정형한 신호의 에지상태에서 래치하여 논리 "1"을 출력하면 이는 마크의 신호로써 제2래치부(600)로 입력된다.The first latch 500 latches the output of the one short 400 in the edge state of the signal output from the waveform shaping amplifier 300, that is, the modulated signal with the square wave, and outputs a logic "1". This is input to the second latch unit 600 as a mark signal.

상기 제1래치부(500)의 출력 "1"를 입력한 제2래치부(600)는 클럭변환부(200)에서 출력하는 샘플링클럭으로 클럭킹하여 데이터를 샘플링하여 최종적인 복조데이터를 마이컴(700)의 직렬 데이터단으로 출력한다.The second latch unit 600 inputting the output " 1 " of the first latch unit 500 clocks the sampling clock output from the clock converter 200 to sample the data to thereby obtain the final demodulated data. Output to the serial data stage of

한편 원쇼트(400)에서 출력된 변조신호판별 펄스 즉 마크 주파수의 1/2주기보다는 길고 스페이스 주기의 1/2보다는 적은 신호를 입력한 제1래치부(500)가 파형정형증폭부(300)에서 출력되는 파형정형 클럭으로 클럭킹하여 논리 "0"의 상태를 출력한다면 파형정형증폭부(300)의 출력의 듀레이션(Duration)이 변조신호 판별펄스의 듀레이션(Duration)보다 길기 때문이다.On the other hand, the first latch unit 500 that inputs a modulated signal discrimination pulse output from the one-shot 400, that is, a signal longer than 1/2 cycle of the mark frequency and less than half of the space cycle, is the waveform shaping amplifier 300. This is because the duration of the output of the waveform shaping amplifier 300 is longer than the duration of the modulation signal discrimination pulse when the clock of the waveform shaping clock is outputted to output the state of logic "0".

따라서 제 2래치부(500)는 제1래치부(500)에서 출력하는 스페이스의 복조신호논리 "0"를 마이컴(700)으로 출력하게 된다.Therefore, the second latch unit 500 outputs the demodulation signal logic “0” of the space output from the first latch unit 500 to the microcomputer 700.

제 3 도는 제 1 도의 일실시예의 구체회로도로써, 송신데이터를 출력하는 동시에 변조인에이블 신호를 출력하는 마이컴(10)과, 상기 마이컴(10)에서 출력하는 직렬데이터의 논리를 반전하는 인버터(21)와 상기 인버터(21)의 논리를 반전하는 인버터(22-23)와 전압조절 저항(VR)를 구성된 로직 컨버터(20)와 크리스탈(crydtal; xtal)(31)과 인버터(32-33)과 저항(R34)(35) 와 캐패시터(36)으로 구성된 클럭발진부(30)와 상기 인버터(21-22)의 출력에 의한 프로그램 분주비를 클럭으로 카운팅하는 프로그램머불 카운터(40)와, 캐패시터(51)와 전압제어 발진기(Voltage controlled oscilator)(52)와 인버터(53)(55)와 래치(54)로 구성된 데이터변환부(50)와, 익스크르시브 오아게이트(Exclusive OR Gate : EXOR)(61)와 다이오드(62-63)와 저항(64)와 캐패시터(65)로 구성된 배타적 적분부(60)와, 저항(71)(75)와 캐패시티(72)와 다아링톤 트랜지스터(73-74)로 구성된 저역필터(70)로 구성된다.3 is a detailed circuit diagram of an embodiment of FIG. 1, which includes a microcomputer 10 for outputting transmission data and a modulation enable signal, and an inverter 21 for inverting logic of serial data output from the microcomputer 10. And a logic converter 20, a crystal (xtal) 31, and an inverter 32-33, each of which has an inverter 22-23 that inverts the logic of the inverter 21, and a voltage regulating resistor VR. The clock oscillation unit 30 composed of the resistors R34 and 35 and the capacitor 36 and a program depletion counter 40 for counting the program division ratio by the output of the inverters 21 to 22 as a clock, and a capacitor 51 ), A data control unit 50 comprising a voltage controlled oscillator 52, an inverter 53, 55, and a latch 54, and an exclusive OR gate (EXOR) 61 ), An exclusive integral part 60 composed of a diode 62-63, a resistor 64, and a capacitor 65, resistors 71, 75, Consists of L City 72 and daah Darlington transistor (73-74), the low-pass filter 70 is composed of.

제 4 도는 제 2 도의 일실시예의 구체회로도로써, 캐패시터(101)과 저항(102-103)과 인버터(104-105)로 구성된 클럭발진부(100)와, 8비트 쉬프트 레지스터(201)과 인버터(202)와 앤드게이트(203)으로 구성된 클럭변환부(200)와, 연산증폭기(301)과 저항(302-303)과 캐패시터(304)와 슈미트 트리거 게이트(305)로 구성된 파형정형 증폭부(300)와 인버터(4010)과 캐패시터(402)와 저항(403)과 단안정 멀티바이브레이터(4040)로 구성된 원-쇼트(400)와, 제1-2래치부(500-600)와 복조스타트신호를 출력하고 입력클럭에 의해 복조된 직렬데이터를 병렬로 변환하는 마이컴(700)으로 구성된다.4 is a detailed circuit diagram of an embodiment of FIG. 2, which includes a clock oscillator 100 composed of a capacitor 101, a resistor 102-103, and an inverter 104-105, an 8-bit shift register 201, and an inverter ( Waveform shaping amplifier 300 comprising clock converter 200 composed of 202 and AND gate 203, operational amplifier 301, resistors 302-303, capacitor 304, and Schmitt trigger gate 305. ), The short-circuit 400 composed of the inverter 4010, the capacitor 402, the resistor 403, and the monostable multivibrator 4040, the first-second latch unit 500-600, and the demodulation start signal. The microcomputer 700 outputs and converts serial data demodulated by the input clock into parallel.

제 5 도와 제 6 도는 제 4 도의 동작파형도로서 제 5 도는 변조신호가 마크인 경우의 동작이고 제6도는 스페이스 경우의 동작 파형이다.5 and 6 are operation waveforms of FIG. 4, and FIG. 5 is operation when the modulation signal is a mark, and FIG. 6 is operation waveform when it is a space.

이하 본 발명에 대한 변조 및 복조상태의 일실시예의 동작과정을 제 3 도 내지 제 6 도를 참조하여 설명한다.Hereinafter, an operation process of an embodiment of a modulation and demodulation state according to the present invention will be described with reference to FIGS. 3 to 6.

지금 X-tal(31)의 동작에 의해 저항(34-35)와 캐패시터(36)과 인버터(32-33)에 의해 클럭이 발진되어 프로그램머블 카운터(40)의 클럭단(CLK)으로 입력되는 상태하에서, 마이컴(10)의 출력단(DSO)으로부터 직렬데이터가 출력되어져 인버터(21)에 입력되면, 인버터(21)는 이를 반전하여 프로그램머블 카운터(40)의 데이터 입력단(C)에 출력시킴과 동시에 인버터(22-23)로 출력된다.The clock is now oscillated by the resistors 34-35, the capacitors 36, and the inverters 32-33 by the operation of the X-tal 31, and is input to the clock terminal CLK of the programmable counter 40. Under the state, when serial data is output from the output terminal DSO of the microcomputer 10 and input to the inverter 21, the inverter 21 inverts the output and outputs the data to the data input terminal C of the programmable counter 40. At the same time, it is output to the inverters 22-23.

또한 상기 인버터(22-23)가 인버터(21)의 출력을 반전함으로써 프로그램머블카운터(40)의 데이터 입력(A)(B)에는 본래의 디지털의 논리가 입력되고 전압제어발진기(52)에는 인버터(23) 반전출력에 의해 가변저항(VR)에 나타나는 전압이 입력된다.In addition, the inverters 22-23 invert the output of the inverter 21, so that original digital logic is input to the data inputs A and B of the programmable counter 40, and the inverter is input to the voltage controlled oscillator 52. (23) A voltage appearing on the variable resistor VR is input by the inverting output.

만약 마이컴(10)에서 출력되는 데이터의 논리가 "1"이라면 프로그램머블 카운터(40)의 데이터 입력단(D-A)에는 2진 논리(1011₂)가 입력되며, 전압제어 발진기(52)의 단자(FC)에는 저항(VR)에 의한 전압논리 "하이"가 입력된다.If the logic of data output from the microcomputer 10 is "1", the binary logic 1011 ₂ is input to the data input terminal DA of the programmable counter 40, and the terminal FC of the voltage controlled oscillator 52 is input. ), The voltage logic "high" by the resistor VR is input.

따라서 프로그램머블 카운터(40)는 클럭으로써 입력데이터를 카운팅하여 출력단자(Q_D)를 통해 EXOR(61)로 출력하게되고, 전압제어발진기(52)는 논리 "하이"의 입력과 주파수 조정용 캐패시터(51)에 의해 마크주파수 4800H_Z를 발진하여 래치(54)의 클럭단으로 출력한다.Therefore, the programmable counter 40 counts input data as a clock and outputs the output data to the EXOR 61 through the output terminal Q _{D. The} voltage controlled oscillator 52 inputs a logic " high " 51), the mark frequency 4800H _Z is oscillated and output to the clock stage of the latch 54.

상기 전압제어발진기(52)는 출력하는 마크주파수 4800H_Z는 래치(54)에 의해서 2분주되며 이의 출력단자(Q)의 출력은 인버터(55)에 의해서 반전되어 다아링톤 트랜지스터의 첫번째 트랜지스터(73)의 베이스에 입력되고, 래치(54)의 출력단(Q)의 출력은 EXOR(61)의 또다른 일단에 입력된다.The mark frequency 4800H _Z output by the voltage controlled oscillator 52 is divided by two by the latch 54, and the output of the output terminal Q thereof is inverted by the inverter 55 so that the first transistor 73 of the Darlington transistor. The output of the output terminal Q of the latch 54 is input to the other end of the EXOR 61.

한편 상기 래치(54)의 출력단자(Q)신호와 프로그램머블 카운터(40)의 최종 카운팅 출력을 입력하는 EXOR(61)는 최초 프로그램머블 카운터(40)의 출력이 "하이", 래치회로(54)는 초기상태에서는 "로우"임으로 "하이"를 다이오드(62)와 적분기(64)(65)를 통하여 전압제어발진기(52)의 주파수 범위 제어단(RC)에 입력시키어 출력변화가 스무드(Smooth)하도록 제어한다.On the other hand, the EXOR 61 which inputs the output terminal Q signal of the latch 54 and the final counting output of the programmable counter 40 has a high output of the first programmable counter 40 and the latch circuit 54. ) Is "low" in the initial state, so that "high" is input to the frequency range control stage RC of the voltage controlled oscillator 52 through the diode 62 and the integrator 64, 65 so that the output change is smooth. To control.

또한 인버터(55)의 출력을 베이스로 입력한 트랜지스터(73)는 에미터로 "하이"의 신호를 출력하여 트랜지스터(74)를 턴온시키어 저항(75)에 의해 입력신호를 증폭출력한다.In addition, the transistor 73 which inputs the output of the inverter 55 as a base outputs a "high" signal to an emitter, turns on the transistor 74, and amplifies and outputs the input signal by the resistor 75.

이때 상기 다아링톤 트랜지스터(73-74)에서 출력되는 신호는 저항(71)과 캐패시터(72)의 작용에 의해 로우패스필터링되어 출력되어짐으로써 사인파의 마크 2400Hz의 주파수가 단자(288)로 출력된다.At this time, the signal output from the Darlington transistors 73-74 is low-pass filtered by the action of the resistor 71 and the capacitor 72 so that the frequency of the sine wave mark 2400 Hz is output to the terminal 288.

상기와 같이 마크 2400Hz의 주파수편이 변조되어 출력되어지는 상태에서 마이컴(10)의 출력단자(DSO)에서 논리 "0"상태의 데이터가 출력되면, 프로그램머블 카운터(40)의 데이터 입력단(D-A)에는 (1100₂)신호가 입력되며, 전압제어 발진기(52)의 입력단(FC)에는 전위가 "0"의 상태가 된다.As described above, when data of a logic " 0 " state is output from the output terminal DSO of the microcomputer 10 in a state where the frequency part of the mark 2400 Hz is modulated and output, the data input terminal DA of the programmable counter 40 The signal 1100 ₂ is input, and the potential becomes "0" at the input terminal FC of the voltage controlled oscillator 52.

따라서 프로그램 카운터(40)는 마이컴(10)에서 논리 "하이"를 출력시보다 클럭발진기(30)의 클럭을 1주기 더 카운팅하여 EXOR(61)로 출력한다.Therefore, the program counter 40 counts the clock of the clock oscillator 30 by one more cycle than the output of the logic "high" in the microcomputer 10 and outputs it to the EXOR 61.

이때 EXOR(61)은 래치(54)의 출력단(Q)의 출력상태에 따른 논리를 다이오드(62)와 조항(64), 캐패시터(65)에 의해 적분하여 전술한 바와같이 주파수범위 제어단(RC)으로 출력하게 된다.At this time, the EXOR 61 integrates the logic according to the output state of the output terminal Q of the latch 54 by the diode 62, the clause 64, and the capacitor 65, and the frequency range control stage RC as described above. Will be printed).

또한 상기 인버터(23)에서 출력하는 신호에 의해 논리 "0"를 단자(FC)로 입력한 전압제어발진기(52)는 주파수범위 제어단(RC)으로 입력되는 신호에 의하여 스무드하게 발진주파수를 스페이스 2400Hz의 주파수를 발진출력하여 전술한 바와같이 래치(54)로 2분주후 출력한다. 그러므로 캐패시터(72)와 다아링톤 트랜지스터(73-74)의 동작에 의해 단자(288)로는 스페이스 1200Hz의 주파수변조신호가 출력되어 전송선로로 송출된다.In addition, the voltage controlled oscillator 52 which inputs logic "0" to the terminal FC by the signal output from the inverter 23 spaces the oscillation frequency smoothly by the signal input to the frequency range control terminal RC. An oscillation output of a frequency of 2400 Hz is output after two minutes to the latch 54 as described above. Therefore, by the operation of the capacitor 72 and the Darlington transistors 73-74, a frequency modulated signal of space 1200 Hz is output to the terminal 288 and sent out to the transmission line.

한편, 상기 제 1 도 변조회로의 출력단자(288)에서 주파수 편이변조 신호가 전송라인을 통해 제 2 도의 입력단(299)로 입력되면, 마크 2400Hz의 신호는 연산증폭기(301)의 비반전단자(+)로 입력되어 저항(302)(303)에 의한 증폭이득을 갖고 슈미트트리거(305)로 출력된다.On the other hand, when the frequency shifted modulation signal is input from the output terminal 288 of the first modulation circuit to the input terminal 299 of FIG. 2 through a transmission line, the signal of mark 2400 Hz is a non-inverting terminal of the operational amplifier 301 ( +) And amplified by the resistors 302 and 303, and are output to the Schmitt trigger 305.

상기와 같이 주파수 편이변조된 신호가 입력될 때 마이컴(700)의 스타트신호 단자(DS)에서 "하이"상태의 신호가 출력되면 쉬프트레지스터(201)과 모노스테이블(404), 제1-2래치부(500-600)는 클리어 상태에서 해제(Release)되어진다. 이때 쉬프트레지스터(201)은 캐패시터(101)와 저항(102-103)과 인버터(104-105)에 의해서 제 5 도(a)와 같이 출력되는 발진클럭( 880Hz)으로 단자(A)(B)의 논리 "하이"신호를 쉬프트 출력한다.When the frequency shifted signal is input as described above, when the signal of the "high" state is output from the start signal terminal DS of the microcomputer 700, the shift register 201, the monostable 404, and the first-2 The latch units 500-600 are released in the clear state. At this time, the shift register 201 is an oscillation clock (880 Hz) output by the capacitor 101, the resistors 102-103, and the inverter 104-105 as shown in FIG. The logic outputs a "high" signal.

따라서 쉬프트레지스터(201)의 출력단자(QD)에서는 제 5 도(f)와같이 4번 쉬프트시에 샘플링에 임펄스신호를 제2래치부(600)와 마이컴(700)의 클럭단자(CLK)로 출력하며 최종출력단자(QH)에서 "하이"신호 출력시 인버터(202)와 앤드게이트(203)에 의해서 자동클리어 된다.Accordingly, in the output terminal QD of the shift register 201, the impulse signal is transferred to the clock terminal CLK of the second latch unit 600 and the microcomputer 700 during sampling as shown in FIG. The output is automatically cleared by the inverter 202 and the end gate 203 when the "high" signal is output from the final output terminal QH.

한편 증폭되는 주파수 편이변조 신호를 입력한 슈미트 트리거(305)는 마크2400Hz의 신호를 반전하여 제 5 도(b)와 같은 신호를 인버터(401)에 의해 제 5 도와 같이T₁의 게이트딜레이를 갖고 반전하여 모노스테이블(404)의 트리거단(B)에 입력시킨다.On the other hand, the Schmitt trigger 305, which inputs the amplified frequency shifted signal, inverts the signal of mark 2400 Hz, and has a gate delay of T ₁ as shown in FIG. 5 (b) by the inverter 401 as the fifth degree. The inversion is input to the trigger stage B of the monostable 404.

상기 인버터(401)에 의한 트리거 신호를 입력한 모노스 테이블(404)는 모노스테이블(404)의 게이트 딜레이를 제 5 도 T₂를 갖고 캐패시터(402)와 저항(403)에의한 RC시정수에 의해 마크24OOHz의 1/2주기보다는 길고 스페이스 1200Hz의 1/2주기보다는 듀레이션(Duration)이적은 변조상태 판별신호인 원-쇼트 펄스를 제 5 도(d)와 같이하여 제1래치부(500)로 출력한다. 제5도(D)와 같이 출력돠는 변조상태 판별신호를 입력한 제1래치부(500)는 슈미트트리거 인버터(305)의 출력이 제 5 도(a)와 같이 라이징(Rising)일 때 원쇼트의 상태판별 펄스를 클럭킹(Clocking)하여 제 5 도(e)와 같이 래치된 "하이"의 신호 마크상태의 데이터 "1"를 제2래치(600)의 데이터단(D)으로 출력한다.The monos table 404 that inputs the trigger signal by the inverter 401 has the gate delay of the monos table 404 as shown in FIG. 5, T ₂ , and the RC time constant by the capacitor 402 and the resistor 403. By using the first-short pulse as shown in FIG. 5 (d), the one-short pulse, which is a modulation state discrimination signal longer than 1/2 cycle of the mark 24OOHz and less duration than 1/2 cycle of the space 1200Hz, is shown in FIG. ) As shown in FIG. 5 (D), the first latch unit 500 that inputs the modulation state discrimination signal is inputted when the output of the Schmitt trigger inverter 305 is rising as shown in FIG. 5 (a). The state discriminating pulse of the short is clocked to output the data "1" of the "high" signal mark state latched as shown in FIG. 5E to the data terminal D of the second latch 600.

이때 "하이"상태의 신호를 입력한 제2래치부(600)는 쉬프트 레지스터(201)에서 제 5 도(f)와 같이 출력되는 신호로 클럭킹하여 제 5 도(g)와 같이 복조되어진 마크 "1"를 마이컴(700)에 입력시킨다.At this time, the second latch unit 600 having input the signal of the "high" state is clocked to the signal output as shown in FIG. 5 (f) by the shift register 201, and the mark demodulated as shown in FIG. 5 (g) " 1 "is input to the microcomputer 700.

한편 단자(299)로 스페이스 1200Hz의 주파수편이 변조된 싸인웨이브가 입력되면, 이는 전술한 바와같이 연산증폭기(301)에 의해서 비반전 증폭됨으로써 슈미트트리거 인버터(305)에서는 제 6 도(b')와 같이 파형 정형된 구형파의 신호를 출력한다.On the other hand, if a sine wave in which the frequency portion of the space 1200 Hz is modulated is input to the terminal 299, it is non-inverted and amplified by the operational amplifier 301 as described above, so that the Schmitt trigger inverter 305 has a sixth degree (b ') Outputs the waveform of the square-shaped waveform.

따라서 모노스테이블(404)은 제 6 도(c')와 같이 인버터(401)의 신호가 라이징에지(Rising Edge)로 될 때 트리거되어 전술할 바와같은 듀레이션을 갖는 변조상태 원쇼트펄스를 제1래치부(500)로 출력하게 된다.Therefore, the monostable 404 is triggered when the signal of the inverter 401 becomes a rising edge as shown in FIG. 6C 'to generate a first modulated state one short pulse having a duration as described above. Output to the latch unit 500.

상기 제 6 도(d')와 같은 변조상태 원쇼트 펄스를 입력한 제1래치부(500)는 제 6도 (a')와 같이 파형정형된 펄스가 라이징 에지로될 때 클럭킹하여 제 6 도(e')와 같이 "로우"신호를 제2래치부(600)로 출력한다. 즉 변조상태 원쇼트펄스의 듀레이션이 스페이스 1200Hz의1/2주기보다도 적기 때문에 "로우"의 신호를 제2래치부(600)로 출력하게 된다.As shown in FIG. 6 (d '), the first latch unit 500 inputs the modulation state one-short pulse as shown in FIG. 6 (a'), and clocks when the waveform-shaped pulse becomes the rising edge. As shown in (e '), a "low" signal is output to the second latch unit 600. That is, since the duration of the modulation state one short pulse is smaller than 1/2 cycle of the space 1200Hz, the signal of "low" is output to the second latch unit 600.

그러므로 제2래치부(600)는 쉬프트레지스터(201)에서 전술한 바와같이 샘플링클럭을 제 6 도(f')와 같이 출력하여도 "로우"의 신호를 변조신호로하여 마이컴(700)에 입력시키게 된다.Therefore, even when the second latch unit 600 outputs the sampling clock as shown in FIG. 6 (f ') as described above in the shift register 201, the second latch unit 600 inputs the signal to the microcomputer 700 as a modulated signal. Let's go.

따라서 주파수편이변조된 신호 즉 마크2400Hz, 스페이스1200Hz의 신호가 연속적으로 입력되어도 변조상태 원쇼트펄스와 제1-2래치부(500)(600)의 래치동작과 쉬프트 레지스터(201)의 동작에 의해 정확하게 복조됨을 알수있다.Therefore, even if the frequency shift-modulated signal, i.e., the signal of 2400 Hz and the space 1200 Hz, is continuously input, the latch state of the first-second latch unit 500 and 600 and the operation of the shift register 201 are modulated. It can be seen that it is correctly demodulated.

상술한 바와같이 본 발명은 전압제어발진기와 마크와 스페이스에 대한 주파수사이의 연속성을 부여하기 위한 배타적 적분회로에 의한 하드웨어적 구성의 주파수 편이변조를 행함으로써 마이컴의 로드를 줄일수있고, 복조시 입력데이터로서 변조상태를 검출하기 위한 원쇼트 펄스를 발생하여 복조를 행하고 일정주기의 클럭을 자체발생시키어 데이터를 안정된 상태에서 복조출력함으로써 간단한 회로의 구성으로 변복조회로를 제작할수 있는 이점이 있다.As described above, the present invention can reduce the load of the microcomputer by performing frequency shift modulation of a hardware configuration by a voltage controlled oscillator and an exclusive integrating circuit for imparting continuity between frequencies for marks and spaces. The modulation and demodulation circuit can be manufactured with a simple circuit configuration by generating a one-shot pulse for detecting a modulation state as data, demodulating it, generating a clock of a predetermined period, and demodulating and outputting the data in a stable state.

Claims

A data frequency shifting modulation circuit having a microcomputer (10) for outputting data and outputting a data conversion enable signal, wherein the logic for transmitting data of the microcomputer (10) is output and the opposite logic is output. A logic converter 20, a clock oscillator 30 for oscillating a predetermined period of clock, and data logic output and inverted data logic of the logic converter 20 are inputted as load data to clock the clock oscillator 30. Enabled by the programmable counter 40 and the enable signal output from the microcomputer 10 and counting the frequency of the mark and space according to the logic state of the data output from the logic converter 20. The data conversion unit 50 for outputting in two divided portions, the conversion output data of the data conversion unit 50 and the final counting data of the programmable counter 40. An exclusive integrating unit 60 which outputs a predetermined voltage as the frequency oscillation control voltage of the data converting unit 50 and the low-pass filtering of the output of the data converting unit 50 to obtain a modulated signal of a sine wave. And a low pass filter (70) for outputting.

In a data frequency shift demodulation circuit having a microcomputer 70 for generating a data reception start signal at an initial stage and converting demodulated input data into parallel data by a predetermined clock, the clock oscillator 100 oscillating a clock of a predetermined period. And a clock converter 200 for shifting predetermined data to a clock of the clock oscillator 100 and outputting a data sampling clock and a clock, and a waveform shaping amplifier for amplifying a waveform by outputting a modulated input (( 300, a one shot 400 triggered by the output of the waveform amplifier 300 to thrust a modulation state determination pulse, and the output of the one shot 400 is clocked as an output of the waveform shaping unit 300. And a second latch 600 for latching demodulated data and a second latch 600 for clocking the output of the first latch 500 as a sampling clock of the clock converter 200. Demodulation circuit, characterized in that.