Claims (2)
송출데이터를 출력함과 동시에 데이터 변환 인에이블 신호를 출력하는 마이컴(10)을 구비한 데이터 주파수 편이 변조회로에 있어서, 상기 마이컴(10)의 송출데이터의 논리를 출력함과 동시에 상반된 논리를 출력하는 로직컨버터(20)와, 일정주기를 클럭을 발진하는 클럭발진부(30)와, 상기 로직컨버터(20)의 데이터 논리 출력과 반전데이터의 논리를 로드데이터로 입력하여 상기 클럭발진부(30)와, 상기 로직컨버터(20)의 데이터 논리 출력과 반전데이터의 논리를 로드데이터로 입력하여 상기 클럭발진부(30)의 클럭으로 카운팅 출력하는 프로그램머블 카운터(40)와, 상기 마이컴(10)에서 출력되는 인에이블 신호에 의해 인에이블되어 상기 로직 컨버터(20)로 부터 출력되는 데이터의 로직상태에 따라 마크와 스페이스의 주파수를 발진하여 2분주 출력하는 데이터 변환부(50)와, 상기 데이터변환부(50)의 변환 출력데이터와 프로그램머블 카운터(40)의 최종카운팅 데이터를 배타적 논리합하고 적분하여 소정의 전압을 주파수 발진제어 전압으로 출력하는 배타적 적분부(60)와, 상기 데이터변환부(50)의 출력을 저역필터링하여 사인웨이브의 변조신호를 출력하는 저역통과 필터(70)로 구성함을 특징으로 하는 변조회로.A data frequency shifting modulation circuit having a microcomputer 10 for outputting data and outputting a data conversion enable signal, wherein the logic for transmitting data of the microcomputer 10 is output while simultaneously outputting opposite logic. A logic converter 20, a clock oscillator 30 for oscillating a clock at a predetermined period, and a data logic output of the logic converter 20 and logic of inverted data as input data to the clock oscillator 30; A programmable counter 40 for inputting the logic of the data logic output and the inverted data of the logic converter 20 as load data and counting and outputting the clock to the clock of the clock oscillator 30, and the output from the microcomputer 10. Data that is enabled by the enable signal and oscillates the frequency of the mark and the space according to the logic state of the data output from the logic converter 20 and outputs two frequency divisions. Exclusive-integrator that outputs a predetermined voltage as a frequency oscillation control voltage by integrating and integrating the conversion unit 50, the conversion output data of the data conversion unit 50, and the final counting data of the programmable counter 40 in an exclusive manner. 60) and a low pass filter (70) for outputting the modulation signal of the sine wave by low pass filtering the output of the data converter (50).
초기에 데이터 수신스타트 신호를 발생하고 복조 입력데이터를 소정클럭에 의해 병렬데이터로 변환하는 마이컴(70)을 구비한 데이터 주파수 편이복조 회로에 있어서, 일정주기의 클럭을 발진하는 클럭발진부(100)와, 상기 클럭발진부(100)의 클럭으로 소정의 데이터를 쉬프트하여 데이터 샘플링클럭과 클럭을 출력하는 쉬프트레지스터(200)와, 변조입력되는 신호를 증폭하여 파형정형 출력하는 파형정형증폭부(300)와, 상기 파형 증폭부(300)의 출력에 의해 트리거되어 변조 상태 판별펄스를 출력하는 원쇼트(400)와, 상기 윈쇼트(400)의 지연출력을 파형정형부(300)의 출력으로 클럭킹하여 복조데이터를 래치 출력하는 제1래치부(500)와, 상기 제1래치부(500)의 출력을 클럭변환부(200)의 샘플링 클럭으로 클럭킹하여 출력하는 제2래치(600)로 구성함을 특징으로 하는 복조회로.A data frequency shift demodulation circuit having a microcomputer 70 for initially generating a data reception start signal and converting demodulated input data into parallel data by a predetermined clock, comprising: a clock oscillator 100 for oscillating a clock of a predetermined period; A shift register 200 for shifting predetermined data with a clock of the clock oscillator 100 to output a data sampling clock and a clock, and a waveform shaping amplifier 300 for amplifying and outputting a modulated input signal; And a one-shot 400 for triggering the output of the waveform amplifier 300 to output a modulation state determination pulse, and the delayed output of the win-shot 400 to the output of the waveform shaping unit 300 to demodulate it. And a first latch unit 500 for latching data and a second latch unit 600 for outputting the first latch unit 500 by clocking the output of the first latch unit 500 as a sampling clock of the clock converter 200. By Demodulation circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.