KR900000086Y1 - Display circuit of speed of "slow" mode for vtr - Google Patents

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KR900000086Y1 KR2019860016717U KR860016717U KR900000086Y1 KR 900000086 Y1 KR900000086 Y1 KR 900000086Y1 KR 2019860016717 U KR2019860016717 U KR 2019860016717U KR 860016717 U KR860016717 U KR 860016717U KR 900000086 Y1 KR900000086 Y1 KR 900000086Y1
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김경환
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삼성전자주식회사
한형수
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Abstract

내용 없음.No content.

Description

슬로우(SLOW)배속의 디스플레이 회로Slow-speed display circuit

본 고안의 회로도.Circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

5 : 디스플레이부 IC1, IC2: 카운터5: Display unit IC 1 , IC 2 : Counter

IC3-IC5: 드라이브용 집적소자 TR1: 트랜지스터IC 3 -IC 5 : Drive integrated device TR 1 : Transistor

SW1: 선택스위치 AN1, AN2: 앤드게이트SW 1 : Selection switch AN 1 , AN 2 : End gate

R1-R5: 저항R 1 -R 5 : resistance

본 고안은 VTR(VlDEO TAPE RECORDER)의 슬로우 재생 모우드시 슬로우 재생 배속을 숫자로 표시해줄 수 있도록한 슬로우 배속의 디스플레이 회로에 관한 것이다.The present invention relates to a slow double speed display circuit that allows the slow playback speed of a VTR (Vldeo Tape Recorder) to be displayed numerically.

종래의 VTR에 있어서 슬로우 재생시의 배속은 숫자로서 표시해주지 않아 눈으로 화면의 배속을 목측하여 어느 정도 배속 인지를 짐작으로 알 수 있거나 다만 표시램프 등으로 표시하여 슬로우 재생이 행하여 지고 있음을 알리는데 불과하므로 현재의 슬로우 배속이 어느 정도 인지는 알수가 없었다.In the conventional VTR, the speed of slow playback is not displayed as a number, so you can visually determine the speed of the screen by visually determining the speed of the screen. Therefore, it was not known how much the current slow speed is.

또한 점차 다양해져가는 VTR의 기능에서 종전처럼 한가지 속도로 고정된 슬로우 배속을 행하는 것이 아니고 사용자의 요구에 따라 다양한 슬로우 배속을 행할수 있어 이러한 슬로우 배속을 정확히 표시 해 주어야 사용상 편리한 것이다.In addition, in the function of VTR, which is gradually diversifying, the fixed slow speed is not performed at a single speed as in the past, but various slow speeds are required according to user's requirements. It is convenient for you to display these slow speeds correctly.

본 고안은 이와 같은 점을 감안하여 VTR의 슬로우 재생 배속을 표시 장치로써 정확히 표시해 줄 수 있도록한 슬로우 배속의 디스플레이 회로로써 한주기의 콘트롤 펄스 동안에 인가되는 헤드 스위칭 펄스를 카운터에서 카운트한후 드라이브용 집적소자를 통하여 디스플레이부에서 디스플레이 되도록 한 것이다.In view of the above, the present invention is a slow double speed display circuit that can accurately display the slow regeneration speed of the VTR as a display device, and counts the head switching pulses applied during the control pulse of one cycle at the counter. It is to be displayed on the display unit through the device.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

본 고안은 정상적인 재생 동작시에는 한주기의 콘트롤 펄스에 한주기의 헤드 스위칭 펄스가 인가되고 슬로우 재생 배속시에는 한주기의 펄스에 3배속의 헤드 스위칭 펄스가 인가되는 원리를 이용한 것으로써 재생 동작시 발생되는 콘트롤 펄스는 저항(R1)과 마이오드(D1)를 통하여 카운티(IC1)(IC2)의 로드(LOAD)(L)에 인가되게 구성한다.The present invention uses the principle that one cycle head switching pulse is applied to one cycle control pulse during normal regeneration operation, and three times head switching pulse is applied to one cycle pulse during slow regeneration speed. The generated control pulses are configured to be applied to the load L of the counts IC 1 and IC 2 through the resistor R 1 and the diode D 1 .

이때 다이오드(D1)는 콘트롤 펄스의 마이너스(-) 부분을 제거해 주기 위한 것이다.At this time, the diode D 1 is to remove the negative part of the control pulse.

그리고 헤드 스위칭 펄스가 선택 스위치(SW1)에 인가됨과 동시에 카운터(IC1)의 업(up)단자에 인가되게 구성하고 선택 스위치(SW1)에는 저항(R1)(R4)을 통하여 트랜지스터(TR1)의 베이스를 연결 구성한다.In addition, the head switching pulse is applied to the selection switch SW 1 and simultaneously applied to the up terminal of the counter IC 1 , and the selection switch SW 1 is configured through a resistor R 1 (R 4 ) through a transistor. The base of (TR 1 ) is connected.

이때 선택스위치(SW1)는 도면에 표시한 위치가 슬로우 카운터 위치이며 선택 스위치(SW1)를 절환시키게 되면 정상적인 상태로 트랜지스터(TR1)의 베이스에 전원(Vcc)이 인가되도록 구성한 것이다.At this time, the selection switch SW 1 is a slow counter position and the power switch Vcc is applied to the base of the transistor TR 1 in a normal state when the selection switch SW 1 is switched.

그리고 저항(R5)을 통하여 전원(Vcc)이 인가되는 트랜지스터(TR1)의 콜렉터측에는 앤드게이트(AN1)의 입력측을 연결하고 앤드게이트(AN1)의 또 다른 입력측에는 시스콘으로 부터 슬로우 배속시에만 출력되는 하이레벨 신호가 인가되도록 구성한다.And slow power supply (Vcc) connected to the input side of the AND gate (AN 1) side of the collector of the transistor (TR 1) that is applied and from the other input side sheath cones of the AND gate (AN 1) via the resistor (R 5) It is configured to apply a high level signal output only at double speed.

앤드게이트(AN1)의 출력측은 드라이브용 집적소자(IC3)의 단자(20)에 연결함과 동시에 디스플레이(5)에 연결하여 전원을 공급해 주도록 구성한다.The output side of the AND gate AN 1 is configured to be connected to the terminal 2 0 of the integrated device IC 3 for the drive and connected to the display 5 to supply power.

그리고 카운터(IC1)(IC2)의 출력단자(Q0-Q3)는 드라이브용 집적소자(IC5)(IC4)의 단자(20-23)에 연결하여 구성하되 카운터(IC1)의 출력단자(Q1)(Q3)의 출력은 앤드게이트(AN2)를 통하여 카운터(IC2)의 업(up)단자에 인가되게 구성한다.The output terminals (Q 0 -Q 3 ) of the counter (IC 1 ) (IC 2 ) are connected to the terminals (2 0-2 3 ) of the integrated device (IC 5 ) (IC 4 ) for the drive. 1) output from the output terminal (Q 1) (Q 3) is configured to be applied to the up (up) terminal of the counter (IC 2) through an aND gate (aN 2).

그리고 드라이브용 집적소자(IC3)(IC4)(IC5)의 출력측은 디스플레이부(5)와 분자 디지트(1)와 분모디지트(2)(3)를 연결하여 구성한다.The output side of the drive integrated device IC 3 (IC 4 ) (IC 5 ) is configured by connecting the display unit 5, the molecular digit 1, and the denominator digit 2 (3).

이와같이 구성된 본 고안은 슬로우 재생시 슬로우 배속에 따라서 한주기의 콘트를 펄스 동안에 인가된는 헤드 스위칭 펄스가 변하게 되므로 이러한 헤드 스위칭 펄스를 카운트 하여 슬로우 배속의 숫자로 디스플레이 시키도록 한 것이다.According to the present invention configured as described above, the head switching pulse is changed during the slow regeneration according to the slow double speed, so that the head switching pulse is counted and displayed as the number of slow double speed.

먼저 VTR을 슬로우 재생 시키게 되면 시스콘 마이콤에서 하이 레벨을 출력시켜 앤드게이트(AN1)의 일측에 인가되며 앤드게이트(AN1)의 타측으로는 트랜지스터(TR1)의 부도통으로 전원(Vcc)이 인가되어진다.First Let it play slow the VTR system cone to output the high level from the microcomputer is applied to one side of the AND gate (AN 1) default trough of the transistor (TR 1) side to the other of the AND gate (AN 1) power supply (Vcc) is Is authorized.

그러므로 앤드게이트(AN1)의 출력측으로 하이 레벨이 출력되어 드라이브용 집적소자(IC3)의 단자(20)에 인가됨과 동시에 디스플레이부(5)에 인가되어 디스플레이부(5)가 동작하게 된다.Therefore, the AND gate (AN 1) output a high level as soon applied to the terminal (20) of the drive IC (IC 3) for output at the same time applied to the display unit 5 to the display portion 5 of the is to operate .

이때 드라이브용 집적소자(IC3)는 단자(21)(22)(23)를 접지시켜 이의 출력이 인가되는 디스플레이부(5)의 분자디지트(1)에 항상 "1"만이 디스플레이 되도록 하여 준다.At this time, the integrated circuit IC 3 for the drive grounds the terminals 2 1 , 2 2 , and 2 3 so that only "1" is always displayed on the molecular digit 1 of the display unit 5 to which the output thereof is applied. Give it.

왜냐하면 슬로우 배속의 표시는로 표시되기 때문에 분모 디지트(1)가 항상 "1"로 디스플레이 되어야 하기 때문이다.Because the slow speed This is because the denominator digit 1 should always be displayed as "1".

그리고 콘트롤 펄스가 저항(R1)과 다이오드(D1)를 통하여 카운터(IC1)(IC2)의 로드 단자(L)에 인가되므로 카운터(IC1)(IC2)는 한주기의 콘트롤 펄스가 인가될때 헤드 스위칭 펄스를 카운트 하게 된다.In addition, since the control pulse is applied to the load terminal L of the counter IC 1 (IC 2 ) through the resistor R 1 and the diode D 1 , the counter IC 1 (IC 2 ) is a control pulse of one cycle. When is applied, the head switching pulse is counted.

이는 헤드 스위칭 펄스가 저항(R2)을 통하여 카운터(IC1)의 업(up)단자에 인가되기 때문이다.This is because the head switching pulse is applied to the up terminal of the counter IC 1 through the resistor R 2 .

이를 다시 말하면 콘트롤 펄스가 인가되면 카운터(IC1)(IC2)의 단자(a-d)가 접지되어 있으므로 출력단자(Q0-Q3)는 "0" 상태로 리셋트된 후 카운터(IC1)의 업(up)단자에 인가되는 헤드스위칭 펄스를 카운트하게된다.In other words, when the control pulse is applied, the terminal (ad) of the counter (IC 1 ) (IC 2 ) is grounded, so the output terminals (Q 0 -Q 3 ) are reset to the "0" state and then the counter (IC 1 ). The head switching pulse applied to the up terminal of is counted.

따라서 카운터(IC1)에서는 헤드 스위칭 펄스를 카운트하게 되며 카운트가 9를 넘어 10이 되면 즉 카운터(IC1)의 출력단자(Q3-Q0)로 "1010"의 상태로 출력되면 10진 앤드게이트(AN2)를 통하여 카운터(IC2)의 업(up)단자에 인가되므로 카운터(IC2)는 10진 카운트 하게된다.Therefore, the counter IC 1 counts the head switching pulse. When the count reaches 10 beyond 9, that is, when the output is output in the state of "1010" to the output terminals Q 3 -Q 0 of the counter IC 1 , the decimal AND gate is applied to the up (up) terminal of the counter (IC 2) through (aN 2), so the counter (IC 2) is the decimal count.

그러므로 카운터(IC1)에서는 한주기의 콘트롤 펄스증 인가되는 헤드 스위칭 펄스의 숫자 중 일단위 숫자를 카운트 하고 카운터(IC2)에서는 앤드게이트(AN2)를 통하여 십단위 숫자를 카운트 하게 된다.Therefore, the counter IC 1 counts one unit of the number of head switching pulses applied to the control pulse of one cycle, and the counter IC 2 counts ten units through the AND gate AN 2 .

이와 같이 카운터(IC1)(IC2)에서 한주기의 콘트롤 펄스중에 인가되는 헤드 스위칭 펄스를 카운트하여 드라이브용 집적소자(IC4)(IC5)에 인가되도록 하므로써 드라이브용 집적소자(IC4)(IC5)에서는 디스플레이부(5)의 분자 디지트(2)(3)로써 표시해주게 된다.In this way, the counter IC 1 (IC 2 ) counts the head switching pulses applied to the control pulse of one cycle so as to be applied to the drive integrated device IC 4 (IC 5 ), so that the drive integrated device (IC 4 ). In the IC 5 , the display is performed by the molecular digits 2 and 3 of the display unit 5.

따라서 슬로 재생 모우드시 슬로우 배속을 디스플레이부(5)의 분모 디지트(1)와 분자디지트(2)(3)로써 정확하게 표시해줄 수 있는 것이다.Therefore, the slow double speed in the slow regeneration mode can be accurately displayed by the denominator digit 1 and the molecular digit 2, 3 of the display unit 5.

이때 선택 스위치(SW1)를 정상적인 위치로 절환 시키게 되면 헤드 스위칭 펄스가 선택 스위치(SW1)를 통하여 접지되고 저항(R3)(R4)으로 바이어스되는 트랜지스터(TR1)의 베이스에는 전원(Vcc)이 선택스위치(SW1)를 통하여 인가되므로써 트랜지스터(TR1)는 도통하게 된다.At this time, when the selector switch SW 1 is switched to the normal position, the head switching pulse is grounded through the selector switch SW 1 and the base of the transistor TR 1 biased by the resistor R 3 (R 4 ) is supplied with a power source ( Transistor TR 1 becomes conductive by Vcc being applied through selection switch SW 1 .

그러므로 트랜지스터(TR1)의 콜렉터 전위가 로우레벨로 떨어져 앤드게이트(AN1)의 입력측에 인가되므로 앤드게이트(AN1)의 출력이 로우 레벨이 되어 디스플레이부(5)가 구동하지 못하게된다.Therefore it prevents the collector potential of the transistor (TR 1) off to the low level, so the AND gate is applied to the input side of the (AN 1) AND gates (AN 1) the output is at a low level to drive the display portion (5).

이상에서와 같이 본 고안은 카운터(IC1)(IC2)에서 VTR의 슬로우 재생시 콘트롤 펄스 한주기 동안에 인가되는 헤드 스위칭 펄스를 카운드 하여 드라이브용 집적소자(IC1)(IC5)를 통한후 디스플레이부(5)에서 디스플레이 되도록 한 것으로써 슬로우 재생시의 슬로우 배속을 디스플레이부로써 정확히 표시해주어 사용상 편리한 효과가 있으며 현재의 다이나믹(DYNAMIC) 디스플레이의 디지트론(DIGITRON)이 스테틱(STATlC) 디스플레이로 전환될 경우에 효과적으로 이용할 수 있는 잇점이 있는 것이다.As described above, the present invention counts the head switching pulse applied during one period of the control pulse during the slow regeneration of the VTR in the counter IC 1 (IC 2 ), and then through the drive integrated device IC 1 (IC 5 ). It is displayed on the display unit 5 so that the slow speed at the time of slow playback can be accurately displayed as the display unit, and it is convenient for use.The DIGITRON of the current DYNAMIC display is used as the STATlC display. In the case of a switchover, there is an advantage that can be used effectively.

Claims (1)

선택스위치(SW1)에 연결된 트랜지스터(TR1)를 시스콘 신호가 인가되는 앤드게이트(AN1)에 연결 구성하고 앤드게이트(AN1)의 출력측에 디스플레이(5)와 드라이브용 집적소자(IC3)를 연결 구성한후 헤드 스위칭 펄스가 인가되는 카운터(IC1)에 드라이브용 집적소자(IC5)를 연결함과 동시에 앤드게이트(AN2)를 통하여 드라이브용 집적소자(IC4)가 연결된 카운터(IC2)를 연결 구성하며 드라이브용 집적소자(IC3-IC5)에 디스플레이(5)를 연결하여 구성한 슬로우 배속의 디스플레이 회로.The transistor TR 1 connected to the selector switch SW 1 is connected to the AND gate AN 1 to which the ciscon signal is applied, and the display 5 and the drive integrated device IC are disposed on the output side of the AND gate AN 1 . 3 ) After the connection is configured, the drive integrated device IC 5 is connected to the counter IC 1 to which the head switching pulse is applied, and at the same time, the drive integrated device IC 4 is connected through the AND gate AN 2 . A slow double speed display circuit configured by connecting (IC 2 ) and connecting a display (5) to an integrated drive element (IC 3 -IC 5 ).
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