KR890010657A - 마이크로프로세서의 리셋회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 회로도.
Claims (2)
- 4 비트, 8 비트의 마이크로프로세서(1) 출력단자(P)와 리셋트단자(RS)사이에 외부신호에 의한 오동작 방지수단으로 리셋트 회로(2)를 연결하여서 된 것을 특징으로 하는 마이크로프로세서의 리셋회로.
- 제1항에 있어서, 상기 리세트회로(2)는 입력신호가 로우상태를 출력해서 하이로 전환하도록 NOT 게이트(G1,G2)와 NANND게이트(G3), 저항(R1-R3), 콘덴서(C1-C3)를 구성하여서 된 것을 특징으로 하는 마이크로프로세서의 리셋회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870014081A KR900007570B1 (ko) | 1987-12-10 | 1987-12-10 | 마이크로프로세서의 리셋회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870014081A KR900007570B1 (ko) | 1987-12-10 | 1987-12-10 | 마이크로프로세서의 리셋회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890010657A true KR890010657A (ko) | 1989-08-10 |
| KR900007570B1 KR900007570B1 (ko) | 1990-10-15 |
Family
ID=19266816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870014081A KR900007570B1 (ko) | 1987-12-10 | 1987-12-10 | 마이크로프로세서의 리셋회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR900007570B1 (ko) |
-
1987
- 1987-12-10 KR KR1019870014081A patent/KR900007570B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900007570B1 (ko) | 1990-10-15 |
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