KR890007343Y1 - Modulation circuit of multiples transmitting signal - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안의 블럭도.1 is a block diagram of the present invention.
제2도는 본 고안의 상세한 회로도.2 is a detailed circuit diagram of the present invention.
제3도는 제2도의 주요부분에서의 출력신호 파형도.3 is a waveform diagram of an output signal in the main part of FIG. 2;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1저역통과 필터 20 : 제1비교기10: first low pass filter 20: first comparator
30 : 제2저역통과필터 40 : 제2비교기30: second low pass filter 40: second comparator
50 : 합성부 60 : 변조신호발생부50: synthesizer 60: modulated signal generator
70 : 제1톱니파신호 발생기 80 : 제2톱니파신호 발생기70: first sawtooth signal generator 80: second sawtooth signal generator
본 고안은 다중전송신호 변조회로에 관한 것으로서, 특히 단거리의 화상전송시스템에 있어 PIWM(Pulse Interval And Width Modulation)방식을 이용하여 두채널의 화상정보를 다중시켜서 하나의 전송로를 통해 전송 되도록 변조시키는 회로를 제공하는데 있다.The present invention relates to a multi-transmission signal modulation circuit, and in particular, in a short-range image transmission system, multiple channel image information is modulated to be transmitted through one transmission path by using pulse interval and width modulation (PIWM). To provide a circuit.
종래, 하나이 채널을 통해 출력되는 화상신호를 PWM(Pulse Width Modulation)회로를 통해서 전송되도록 하였기 때문에 각 채널에 따른 PWM회로와 전송라인이 채널마다 연결되어야 하는 문제점이 있었다.In the related art, since an image signal output through one channel is transmitted through a PWM (Pulse Width Modulation) circuit, there is a problem in that a PWM circuit and a transmission line according to each channel are connected to each channel.
따라서, 본 고안의 목적은 상기한 문제점을 해결하기 위해 안출한 것으로서, 두 채널을 통해 전송하려는 각 화상신호를 PIWM방식으로 다중시켜서 하나의 전송로를 통해 전송 시키는 변조회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and to provide a modulation circuit for transmitting each image signal to be transmitted through two channels in a PIWM method through one transmission path.
이하 첨부된 도면에 의거하여 본 고안의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안의 블럭도로서, 제1채널의 화상신호를 인가하는 제1저역통과필터(10)는 저역필터링하는 대역 제한 회로이고, 제1비교기(20)는 제1저역통과 필터(10)의 출력신호를 레벨보정한 다음 샘플링시키는 회로이며, 제2채널의 화상신호를 인가하는 제2저역통과필터(30)는 저역필터링하는 대역제한 회로이고, 제2비교기(40)는 제2저역통과필터(30)은 출력신호를 레벨보정한 다음 샘플링시키는 회로이다.FIG. 1 is a block diagram of the present invention, wherein the first low pass filter 10 applying the image signal of the first channel is a band limiting circuit for low pass filtering, and the first comparator 20 is the first low pass filter 10. Is a circuit for level-correcting and sampling the output signal of the < RTI ID = 0.0 >), < / RTI > The pass filter 30 is a circuit for level-correcting and sampling the output signal.
그리고, 합성부(50)은 상기한 제1비교기(20)과 제2비교기(40)는 출력신호를 논리합하는 회로이고, 변조신호발생부(60)는 합성부(50)에서 출력되는 신호에 의해 동기되어서 두 채널의 영상신호가 하나의 영상신호로 변조되어 출력시키는 회로이며, 제1톱니파신호 발생기(70)는 변조신호 발생부(60)에서 출력되어 전송되는 신호를 인가하여 샘플링을 위한 톱니파신호를 출력시켜서 제1비교기(20)에 인가하는 회로이고, 제2톱니파신호를 출력시켜서 제1비교기(20)에 인가하는 회로이고, 제2톱니파신호 발생기(80)는 변조신호발생부(60)에서 출력되는 전송신호의 반전신호를 인가하는 샘플링을 위한 톱니파신호를 출력시켜서 제2비교기(20)에 인가하는 회로이다.The synthesizer 50 is a circuit for combining the output signal of the first comparator 20 and the second comparator 40, and the modulation signal generator 60 is connected to the signal output from the combiner 50. The first sawtooth wave signal generator 70 is a sawtooth wave for sampling by applying a signal output from the modulated signal generator 60 to be transmitted. A circuit for outputting a signal and applying it to the first comparator 20, a circuit for outputting a second sawtooth signal and applying it to the first comparator 20, and the second sawtooth signal generator 80 is a modulation signal generator 60 Is a circuit for outputting a sawtooth wave signal for sampling that applies an inverted signal of the transmission signal output from the second signal to the second comparator 20.
상기와 같이 구성되는 본 고안의 상세한 회로도는 제2도에서 도시되어 있다.Detailed circuit diagram of the present invention configured as described above is shown in FIG.
제2도에서, 제1채널의 화상신호(a)는 저항(R1)과 접지된 콘덴서(C1)에 의해 저역필터링된 다음 저항(R2)과 가변저항(R3)에 의해 레벨보정이 되어 샘플링용인 연산증폭기(OP1)의 반전단자에 인가되고, 또한 제2채널의 화상신호(b)는 저항(R5)과 접지된 콘덴서(C3)에 의해 저역필터링된 다음 저항(R6)과 가변저항(R7)에 의해 레벨보정이 되어 샘플링용인 연상증폭기(OP2)의 반전단자에 인가되며, 상기한 연산증폭기(OP1, OP2)에서 샘플링되어 출력되는 각 화상신호는 오아게이트(G1)에 의해 논리합되어서 신호 변조용인 플립플롭(FF)의 동기단자에 인가된다.In FIG. 2, the image signal a of the first channel is low pass filtered by the resistor R 1 and the grounded capacitor C 1 and then level corrected by the resistor R 2 and the variable resistor R 3 . Then, it is applied to the inverting terminal of the operational amplifier OP 1 for sampling, and the image signal b of the second channel is low-pass filtered by the resistor R 5 and the grounded capacitor C 3 and then the resistor R 6) and is the level adjusted by the variable resistor (R 7) is applied to the inverting terminal of the sampling acceptable image of the amplifier (OP 2), each image signal that is output is sampled by the one operational amplifier (OP 1, OP 2) is The OR is performed by the OR gate G 1 and applied to the synchronization terminal of the flip-flop FF for signal modulation.
상기한 플립플롭(FF)의 두입력단에는 모두 논리"1"(하이레벨)의 전원이 인가되어 있기 때문에 플립플롭(FF)의 출력단(Q)에서는 다중 변조된 신호가 출력되어 전송되는데, 이 신호는 낸드게이트(G2)를 거쳐 전원(Vcc)을 인가하는 트랜지스터(Q2)와 콘덴서(C2) 사이의 일단을 통해서 트랜지스터(Q1)의 게이트에 인가되고, 이 트랜지스터(Q1)가 도통됨에 따라 발생되는 톱니파신호는 샘플링용인 연산증폭기(OP1)의 비반전단자에 인가되도록 연결한다.Since the power of logic " 1 " (high level) is applied to both input terminals of the flip-flop FF, a multiple modulated signal is output and transmitted from the output terminal Q of the flip-flop FF. Is applied to the gate of the transistor Q 1 through one end between the transistor Q 2 and the capacitor C 2 applying the power supply Vcc via the NAND gate G 2 , and the transistor Q 1 is The sawtooth signal generated by the conduction is connected to be applied to the non-inverting terminal of the operational amplifier OP 1 for sampling.
그리고, 상기한 플립플롭(FF)의 출력단()에는 다중변조되어 전송되는 화상신호의 반전된 신호가 출력되는데, 이 신호는 낸드게이트(G3)를 거쳐 전원(Vcc)을 인가하는 트랜지스터(Q4)와 콘덴서(C4) 사이의 일단을 통해서 트랜지스터(Q3)의 게이트에 인가되고, 이 트랜지스터(Q3)가 도통됨에 따라 발생되는 톱니파신호는 샘플링용인 연산증폭기(OP2)의 비반전단자에 인가되도록 연결한다.Then, the output terminal of the flip-flop (FF) ( ) Is an inverted signal of the image signal which is multimodulated and transmitted. The signal is connected to one end between a transistor (Q 4 ) and a capacitor (C 4 ) applying a power supply (Vcc) through a NAND gate (G 3 ). It is applied to the gate of the transistor Q 3 through, and the sawtooth signal generated as the transistor Q 3 is conducted is connected to be applied to the non-inverting terminal of the operational amplifier OP 2 for sampling.
제3도는 본 고안의 주요부분에서의 신호 파형도로서, 회로 동작과 병행하여 설명한다.3 is a signal waveform diagram in the main part of the present invention, which will be described in parallel with the circuit operation.
제1채널의 영상신호 제3(a)도는 저항(R1)과 접지된 콘덴서(C1)에 의해 저역필터링되어서 대역제한되고, 이 필터링된 제1채널 영상신호는 저항(R2)과 가변저항(R3)에 의해 직류레벨이 보정되어서 연산증폭기(OP1)의 반전단자에 입력된다.The third image signal of the first channel (a) is band-limited by low pass filtering by the resistor R 1 and the grounded capacitor C 1 , and the filtered first channel video signal is variable with the resistor R 2 . The DC level is corrected by the resistor R 3 and input to the inverting terminal of the operational amplifier OP 1 .
한편, 제2채널의 영상신호 제3(b)도는 제1채널의 영상 신호와 같이 저역필터링 및 직류레벨이 보정되어서 연산증폭기(OP2)의 반전단자에 입력된다.On the other hand, as shown in the video signal of the second channel 3 (b), the low pass filtering and the DC level are corrected like the video signal of the first channel, and are input to the inverting terminal of the operational amplifier OP 2 .
상기한 각 연산증폭기(OP1,OP2)의 비반전단자에는 플립플롭(FF)의 출력단(Q,)에서 연동되는 톱니파신호 발생기를 거쳐서 발생되는 톱니파 신호를 입력시킴에 따라 연산증폭기(OP1,OP2)의 출력신호는 샘플링된 신호로서 제3(e)도, 제3(f)도와 같은 펄스가 나타난다.The non-inverting terminals of each of the operational amplifiers OP 1 and OP 2 have an output terminal Q, of a flip-flop FF. The input signal of the operational amplifiers OP 1 and OP 2 is a sampled signal as input to the sawtooth signal generated through the sawtooth signal generator interlocked with Appears.
즉, 연산증폭기(OP1)의 출력펄스 제3(e)도와 연산증폭기(OP2)의 출력펄스 제3(f)도는 오아게이트(G1)에 의해 논리합되어서 플립플롭(FF)을 동기시킨다.That is, turning the output pulse claim 3 (f) of the output pulse claim 3 (e) help the operational amplifier (OP 2) of the operational amplifier (OP 1) it is a logical OR by the Iowa gate (G 1) and synchronizes the flip-flop (FF) .
이때, 플립플롭(FF)는 동기단자에 입력되는 펄스의 네거 티브 엣지(Negative Edge)에서 동기되어 출력이 반전되는데, 플립플롭(FF)의 각 출력단(Q,)신호가 논리 "1"과 논리 "0" (로우레벨)신호일때에는 플립플롭(FF)이 동기됨에 따라 (Q,)에는 논리 "0"신호와 논리 "1"신호로 반전되어 출력된다.At this time, the flip-flop (FF) is inverted in synchronization with the negative edge (Negative Edge) of the pulse input to the synchronization terminal, each output terminal (Q, When the signal is a logic "1" and a logic "0" (low level) signal, as the flip-flop (FF) is synchronized, (Q, ) Is inverted into a logic " 0 " signal and a logic " 1 " signal.
따라서, 플립플롭(FF)의 각 출력단(Q,)에는 제3(g)도, 제3(h)도와 같은 변조된 파형이 각각 출력된다.Therefore, each output terminal Q, of the flip-flop FF, ) Are modulated waveforms as shown in FIG. 3 (g) and FIG. 3 (h), respectively.
상기한 바와같이, 플립플롭(FF)의 출력단(Q)에서 출력되는 신호 제3(g)도에 있어 논리 "1"신호로 나타나는 기간은 제1채널 영상신호의 정보를 나타내기 때문에 제1채널 영상신호의 정보의 표본 점 크기가 크면 플립플롭(FF) 출력신호의 논리 "1"기간이 길어지고, 표본점의 크기가 작으면 출력되는 신호의 논리 "1"기간이 짧아진다.As described above, the period represented by the logic " 1 " signal in the signal third (g) output from the output terminal Q of the flip-flop FF represents the information of the first channel video signal. If the sample point size of the information of the video signal is large, the logic "1" period of the flip-flop (FF) output signal is long, and if the sample point size is small, the logic "1" period of the output signal is shortened.
그리고, 플립플롭(FF)의 출력단 ()에서 출력되는 신호 제3(h)도에 있어 논리 "1"신호로 나타나는 기간은 제2채널 영상신호의 정보를 나타낸다.Then, the output terminal of the flip-flop (FF) In Fig. 3 (h) output from the signal), the period represented by the logic " 1 " signal represents information of the second channel video signal.
따라서, 플립플롭(FF)의 출력단(Q,)신호는 서로 반전된 신호가 나타나기 때문에 제1채널영상신호의 정보로 나타나는 플립플롭(FF)의 출력단(Q) 신호 제3(g)도는 논리 "0"상태의 기간에 나타나는 제2채널 영상신호의 정보를 갖고 있어 다중화되어서 출력된다.Therefore, the output terminal Q, of the flip-flop FF, Signal is a signal inverted from each other, so that the second channel video signal appearing in the period (3) of the output terminal (Q) of the flip-flop (FF), which is represented by the information of the first channel video signal, or in a logic "0" state. The information is multiplexed and output.
그리고, 플립플롭(FF)의 출력단(Q)에서 출력되는 신호 제3(g)도에 있어 논리 "1"상태일 때만 제1톱니파신호 발생기(70)에서 톱니파신호를 발생하여 샘플링용인 연산증폭기(OP1)의 비반전단자에 인가되는 데, 논리 "1"선호가 낸드게이트(G2)에 의해 논리 "0"신호로 반전되어 출력되기 때문에 전원(Vcc)이 도통된 트랜지스터(Q2)를 통해서 콘덴서(C2)에 충전되던 것이 트랜지스터(Q2)가 도통되지 않음에 따라 콘덴서(C2)에서 순간적으로 발생된 방전전압에 의해 트랜지스터(Q1)가 도통되어 톱니파 신호가 발생된다.The first sawtooth signal generator 70 generates the sawtooth wave signal only when the signal is in the logic "1" state in the signal third (g) output from the output terminal Q of the flip-flop FF. OP 1 ) is applied to the non-inverting terminal. Since the logic " 1 " preference is inverted and output to the logic " 0 " signal by the NAND gate G 2 , the transistor Q 2 to which the power supply Vcc is conducted is turned on. through the capacitor (C 2) of the transistor (Q 1) by the discharge voltage momentarily generated in the capacitor (C 2) is not in accordance with the transistor (Q 2) not conduct the release of the charge is the conduction is generated sawtooth signal.
한편, 플립플롭(FF)의 출력단()에서 출력되는 신호 제3(h)도에 있어 논리 "1"상태일 때만 상기와같이 제2톱니파신호발생기(80)에서 톱니파신호를 발생하여 연산증폭기(OP2)의 비반전단자에 인가된다.On the other hand, the output terminal of the flip-flop (FF) As shown in the above, only when the signal 3 (h) is in the logic "1" state, the sawtooth wave signal is generated by the second sawtooth signal generator 80 and applied to the non-inverting terminal of the operational amplifier OP 2 as described above. .
따라서, 샘플링용인 연산증폭기(OP1,OP2)의 각 비반전 단자에서 입력되는 톱니파신호는 각 반전단자에 입력된 각 채널의 영상신호를 샘플링하는데 이용된다.Therefore, the sawtooth signal input from each non-inverting terminal of the operational amplifiers OP 1 and OP 2 for sampling is used to sample the video signal of each channel input to each inverting terminal.
이와같은 동작에서 플립플롭(FF)의 출력단(Q)신호 제3(g)도는 논리 "1"상태의 기간에 제1채널영상신호의 정보가 실려있고, 논리 "0"상태의 기간에는 제2채널영상신호의 정보가 실려 있어서 제1채널의 영상신호는 PWM방식으로 제2채널 영상신호 PIM(Pulse Interval Modulation)방식으로 다중화되어 전송로를 통해 전송된다.In this operation, the information of the first channel video signal is loaded in the period (3) of the output terminal (Q) of the flip-flop (FF) or in the logic " 1 " state, and in the period in the logic " 0 " state. Since the information of the channel video signal is loaded, the video signal of the first channel is multiplexed by the second channel video signal PIM (Pulse Interval Modulation) by the PWM method and transmitted through the transmission path.
이상과 같이 본 고안에 의하면 두 채널의 영상신호를 하나의 전송로만으로 전송시킬 수 있기 때문에 전송기의 회로구성이 간단 해지고, 또한 저소비전력화를 이룰 수 있다.As described above, according to the present invention, since a video signal of two channels can be transmitted through only one transmission path, the circuit configuration of the transmitter can be simplified, and the power consumption can be reduced.
Claims (1)
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KR2019860020100U KR890007343Y1 (en) | 1986-12-15 | 1986-12-15 | Modulation circuit of multiples transmitting signal |
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KR880013849U KR880013849U (en) | 1988-08-30 |
KR890007343Y1 true KR890007343Y1 (en) | 1989-10-25 |
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- 1986-12-15 KR KR2019860020100U patent/KR890007343Y1/en not_active IP Right Cessation
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