KR890004980B1 - 고전압 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 고전압 반도체 장치의 단면도.
제 2 도는 본 발명 고전압 반도체 장치의 레이아웃 평면도.
제 3 도는 제 2 도를 a-a'로 절단한 단면도.
본 발명은 고전압 반도체 장치에 관한 것으로 특히 채널길이의 변화없이 칩의 크기를 줄일수 있는 고전압 제어용 반도체 장치에 관한 것이다.
집적회로가 고전압을 사용하는 외부시스템을 직접 제어하는 경우 집적회로 내부에 외부시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 되며 또한 높은 브레이크 다운 전압이 필요로 되는 회로에서 고전압 용의 특수한 구조의 소자를 필요로 하게 된다.
고전압이 직접 인가되는 트랜지스터의 드레인에 있어서는 드레인과 반도체 기판 사이의 펀치 드루(Punch Through) 전압과 상기 드레인과 웰 사이의 브레이크 다운(Break down) 전압이 상기 고전압보다 커야 한다.
상술한 펀치드루 전압을 높이기 위해서는 웰의 불순물 농도를 높여야 하며 브레이크 다운 전압을 높이기 위해서는 웰의 불순물 농도를 낮추어야 하는 상반된 관계를 갖게 됨은 잘 알려져 있는 사실이다.
종래 사용하던 방법으로 높은 브레이크 다운 전압을 얻는 방법으로 제 1 도에 도시한 바와같이 드레인 영역 하부에 드레인과 동일 도전형의 저농도층을 갖는 이중 확산 드레인(DDD방식) 구조를 채택하는 방법이 사용되었다.
제 1 도는 도시한 바와같이 제 1 도전형 실리콘 기판상(1)의 소정 부위에 형성된 제 2 도전형의 고농도 드레인 및 소오스 영역(3) (4)과, 상기 고농도 드레인 영역(3)의 하부에 형성된 제 2 도전형의 저농도 반도체 영역 소오스 영역 사이 채널영역(9) 상부의 게이트 산화막층(7)과, 게이트 산화막층(7) 상부에 형성된 다결정 실리콘 게이트(8)로 구성되어 있다.
상기 제 1 도에서 다결정 실리콘 게이트와 겹치는 저농도 반도체 영역중 점선(10)으로 표시한 부분까지의 영역 L1은 소자 설계시 고려한 겹치는 부분이고 영역 L2는 제조공정시 원하지 않는 측면 확산으로 인해 형성된 부분이다.
상기 제 1 도로 부터 다결정 실리콘층 하부의 감소된 채널 길이를 살펴보면 설계시 고려된 저농도 반도체 영역 L1, 제조공정시 측면으로 확산된 저농도 반도체 영역 L2 및 고농도 소오스 영역 L3를 더한 것과 같다.
즉 게이트 하부의 채널영역은 L1+L2+L3만큼의 유효 채널 영역이 줄어들게 된다.
통상적으로 사용되고 있는 고전압 트랜지스터에서는 트랜지스터의 채널의 폭/채널의 길이(W/L)의 비는 100정도가 된다.
예를들면 채널의 폭(W)이 1000μm 채널의 길이(L)는 10μm가 되는 것이다.
그러므로 작은 채널길이(L)의 변화에도 칩면적의 크기는 크게 영향을 미치게 된다.
상기 예의 경우에서 채널의 길이(L)가 제조공정중 1μm 감소한다면 이를 보상하기 위하여 설계시에 채널 길이를 1μm가 증가되도록 설계를 하게 되는데 채널 길이가 1μm 증가하게 되면 이 증가로 인하여 전체 게이트 면적은 100μ㎡만큼 증가하게 된다. 또한 감소된 채널 길이의 보상뿐 아니라 소자 특성에 따라 채널길이를 확장하고자 하면 칩 면적의 크기가 상기 예에서와 같이 크게 확장되는 문제점이 있었다.
따라서 본 발명의 종래와 같은 크기의 다결정 실리콘 게이트에서 유효 채널 길이를 확장하여 칩의 크기를 줄일 수 있는 고전압 반도체 장치를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 제 1 도전형의 반도체 기판상에 형성된 고전압 반도체 장치에 있어서, 상기 기판 표면의 소정 영역에 형성된 고농도 제 2 도전형의 제 1 드레인영역과, 상기 제 1 드레인 영역과 필드 산화막으로 이격하여 형성된 고농도 제 2 도전형의 소오스 영역과, 상기 제 1 드레인 영역과 연결되고 필드 산화막 하부에 위치한 저농도 제 2 도전형의 제 2 드레인 영역과, 상기 제 2 드레인 영역과 소오스 영역 사이의 기판 상부에 형성된 절연층과, 상기 절연층과 필드 산화막 상에 형성된 평판을 겸한 다결정 실리콘 게이트를 구비함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제 2 도는 본 발명에 따른 한 실시예의 고전압 반도체 소자의 일부를 나타낸 레이아웃 평면도로서 도면중 영역(11a) (11b) (11c)는 소자가 형성되는 액티브(Active) 영역이고, 영역(12a) (12b)는 영역(11a) (11c)의 소정 부위에 형성된 고농도 드레인과 측면으로 겹치는 영역(13a) (13b)를 통해서 연결되어 필드 산화막 하부에 형성되어 있는 드레인과 동일 도전형의 저농도 반도체 영역이며, 영역(14a) (14b)는 게이트 전극과 필드 평판(Field Plate)을 형성하는 다결정 실리콘층이고, 영역(15a) (15b) (15c)는 고농도의 드레인 및 소오스 영역과 전극을 연결시키기 위한 접속장치이다.
제 3 도는 제 2 도에서 a-a'로 절단한 단면도이다.
제 3 도에 도시한 바와같이 본 발명의 고전압 반도체 소자는 제 1 도전형의 실리콘 기판(21)상에 제 2 도전형의 고농도인 2개의 드레인(23a) (23b) 영역 및 공통인 소오스 영역(24)과, 필드 산화막층(30) 하부에 상기 고농도 드레인(23a) (23b)과 측면으로 연결되는 저농도 드레인(22a) (22b)과, 상기 저농도 드레인 및 소오스 영역 사이의 채널영역(29a) (29b) 상부에 형성된 게이트 산화막층(27a) (27b)과, 상기 게이트 산화막층(27a) (27b)과 필드 산화막층(30) 상부에 걸쳐 형성되어 필드 평판과 트랜지스터의 게이트를 겸하는 다결정 실리콘층(28a) (28b)과, 상기 드레인 및 소오스 영역(23a) (23b) (24)과 상기 제 2 도의 접속창(15a) (15c) (15b)을 통해 연결되는 금속 전극(25a) (25b) (26)으로 구성된다.
상기 제 3 도와 같은 구조에서 트랜지스터 1개의 유효 채널 길이의 감소는 필드산화막층 하부의 저농도 반도체 영역의 측면 확산으로 인한 영역 L4와 두 트랜지스터가 공통으로 갖는 고농도 소오스 영역의 측면확산으로 인한 영역 L5의 합 만큼이 된다.
이하 현재 통상적으로 사용되고 있는 채널의 폭과 채널의 길이의 비(W/L)가 100이며 채널의 폭이 1000μm, 채널의 길이가 10μm인 고전압 모오스 트랜지스터를 실시예로 하여 본 발명의 효과를 상세히 설명한다. 이때 채널 폭의 증가량은 무시한다. 먼저 제 1 도에서와 같은 종래의 트랜지스터에서 살펴보면 설계시에 고려되는 감소되는 채널길이L1은 약 1-4μm이고 제조공정시에 저농도 드레인 영역의 확산으로 감소되는 채널길이 L2는 약 0.8μm이며 고농도 소오스 영역의 확산으로 감소되는 채널 길이 L3은 약 0.3μm정도이다.
그러므로 종래 고전압 트랜지스터에서 감소되는 총 유효채널의 길이는 최소 2.1μm가 된다. 한편 제 3 도에서와 같은 본 발명의 경우를 살펴보면 저농도 드레인 영역의 확산으로 인해 감소되는 채널길이 L4는 약 0.3μm이고 고농도 소오스 영역의 확산으로 인해 감소되는 채널길이 L5는 약 0.3μm이므로 본 발명 고전압 트랜지스터에서 감소되는 총 유효채널의 길이는 약 0.6μm가 된다.
따라서 채널의 폭과 길이의 비 W/L는 종래는 1000/7.9이고 본 발명에서는 1000/9.4이 되어 결국 W/L의 정량(Ration)이 127에서 106으로 줄게된다. 또한 같은 구동 전류를 얻기 위해서 유효 채널 길이를 10μm로 고정하는 경우 종래 트랜지스터의 채너폭은 1270μm이고 본 발명 트랜지스터의 채널폭은 1060μm으로 본 발명 트랜지스터를 사용하는 경우 칩 크기에서 210μm를 절약할 수 있다. 한편 상기 제 3 도와 같은 구조를 형성함에 있어서 저농도 드레인 영역(22a) (22b)을 형성하기 위하여 상기 실시예의 경우 칩 면적이 10μm정도 소모될 것이나 트랜지스터 채널폭(W)의 감소에 비하면 매우 적은양이 되므로 칩 면적을 축소한다는 본 발명의 목적에 어긋남이 없다는 것은 쉽게 알 수 있을 것이다.
상술한 바와같이 본 발명은 고농도 제 1 드레인을 필드산화막층 하부에 형성된 저농도 제 2 드레인과 연결하고, 저농도 제 2 드레인과 고농도 소오스 사이에 게이트 산화막층을 형성하고, 이 게이트 산화막층 상부와 필드산화막층 상부에 필드 평판을 겸한 다결정 실리콘 게이트를 형성함으로써 제조공정시 드레인 및 소오스 영역의 측면 확산을 적게하여 종래와 동일 칩크기에서 채널길이를 증가 시킬 수 있다. 또한 본 발명은 저농도 드레인 영역이 길어지고 필드 평판을 사용하므로써 보다 높은 브레이크 다운 전압을 얻을수 있는 이점이 있다.
Claims (1)
- 제 1 도전형의 반도체 기판상에 형성된 고전압 반도체 장치에 있어서, 상기 기판 표면의 소정 영역에 형성된 고농도 제 2 도전형의 제 1 드레인 영역(23)과, 상기 제 1 드레인 영역(23a)과 필드 산화막(30)으로 이격하여 형성된 고농도 제 2 도전형의 소오스 영역(24)과, 상기 제 1 드레인 영역(23a)과 연결되고 필드산화막(30) 하부에 위치한 저농도 제 2 도전형의 제 2 드레인 영역(22)과, 상기 제 2 드레인 영역(22)과 소오스영역(24) 사이의 기판 상부에 형성된 절연층(27)과, 상기 절연층(27)과 필드 산화막(30)상에 형성된 필드 평판을 겸한 다결정 실리콘 게이트(28)을 구비함을 특징으로 하는 고전압 반도체 장치.
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| KR1019870010930A KR890004980B1 (ko) | 1987-09-30 | 1987-09-30 | 고전압 반도체 장치 |
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| KR1019870010930A KR890004980B1 (ko) | 1987-09-30 | 1987-09-30 | 고전압 반도체 장치 |
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