KR890004974B1 - Transistor - Google Patents

Transistor Download PDF

Info

Publication number
KR890004974B1
KR890004974B1 KR1019860002817A KR860002817A KR890004974B1 KR 890004974 B1 KR890004974 B1 KR 890004974B1 KR 1019860002817 A KR1019860002817 A KR 1019860002817A KR 860002817 A KR860002817 A KR 860002817A KR 890004974 B1 KR890004974 B1 KR 890004974B1
Authority
KR
South Korea
Prior art keywords
region
type
base
area
conductive
Prior art date
Application number
KR1019860002817A
Other languages
Korean (ko)
Other versions
KR860008618A (en
Inventor
테루오 다바다
Original Assignee
산요덴끼 가부시기가이샤
이노우에 또시
도오교오 산요덴끼 가부시기가이샤
이노우에 도시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴끼 가부시기가이샤, 이노우에 또시, 도오교오 산요덴끼 가부시기가이샤, 이노우에 도시 filed Critical 산요덴끼 가부시기가이샤
Publication of KR860008618A publication Critical patent/KR860008618A/en
Application granted granted Critical
Publication of KR890004974B1 publication Critical patent/KR890004974B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

The transistor for low voltage semiconductor operated by cell composes of a reverse-type epitaxial layer (22) formed on the first- type semiconductor substrate (21) and a region (25) separated by the first type separated region (24) throughout the epitaxial layer and the first-type base region (26) formed on the surface of a region (25) and a reverse-type emitter region (27) formed on the surface of a base region (26).

Description

트랜지스터transistor

제 1 도 및 제 2 도는 본 발명의 제 1의 실시예를 설명하기 위한 단면도.1 and 2 are cross-sectional views for explaining the first embodiment of the present invention.

제 3 도는 본 발명의 제 2의 실시예를 설명하기 위한 단면도.3 is a cross-sectional view for explaining a second embodiment of the present invention.

제 4 도 및 제 5 도는 각각 본 발명의 제 3의 실시예를 설명하기 위한 단면도 및 평면도.4 and 5 are cross-sectional and plan views, respectively, for explaining a third embodiment of the present invention.

제 6 도는 종래의 트랜지스터를 표시하는 단면도이다.6 is a sectional view showing a conventional transistor.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 반도체기판 23 : 매입층21: semiconductor substrate 23: buried layer

24 : 분리영역 26 : 베이스영역24: separation area 26: base area

29 : 제 1 영역 33 : 제 2 영역29: first area 33: second area

본 발명은 예컨대, 전지로 구동시키는 저전압용 반도체집적회로에 조립시키는 트랜지스터의 개량에 관한 것이다.The present invention relates, for example, to improvements in transistors incorporated in low voltage semiconductor integrated circuits driven by batteries.

종래에는 반도체집적회로(IC)에 조립시켜 트랜지스터로는 예컨데 특개소 59-189665호에 기재되어 있는 것이 있다.Conventionally, as a transistor assembled to a semiconductor integrated circuit (IC), for example, there is one described in Japanese Patent Laid-Open No. 59-189665.

즉, 제 6 도에 표시하는 바와같이, P형 반도체기판(1)상에 형성한 N형 에피택셜층(2) (epitsxial layer)과 기판(1) 표면에 설치한 N

Figure kpo00001
형의 매입층
Figure kpo00002
과 이 매입층(3)을 포위하도록 에피택셜층(2)을 관통한 P
Figure kpo00003
형의 분리영역(4)과 분리영역(4)에 의하여 섬모양으로 분리된 도(島)영역(5)과 도영역(5) 표면에 형성한 P형인 베이스영역(6)과 베이스영역(6) 표면에 형성한 N
Figure kpo00004
형의 에미터영역(7)과 에피택셜층(2) 표면을 피복하는 산화막(8)과 이 산화막(8)의 전극공(電極孔)을 개재하여 콜렉터 콘택트영역(9), 베이스영역(6) 및 에미터영역(7)에 각각 오믹콘택트하는 콜렉터전극(10), 베이스전극(11) 및 에미터전극(12)으로 형성되고, 도영역(5)을 콜렉터로 하여 NPN형 트랜지스터가 구성된다.That is, as shown in FIG. 6, the N-type epitaxial layer 2 formed on the P-type semiconductor substrate 1 and the N provided on the substrate 1 surface.
Figure kpo00001
Purchase floor
Figure kpo00002
And P penetrating the epitaxial layer 2 so as to surround the buried layer 3.
Figure kpo00003
Island region 5 divided into islands by the separation region 4 and separation region 4 of the mold, and the base region 6 and base region 6 of P type formed on the surface of the island region 5. N formed on the surface
Figure kpo00004
The collector contact region 9 and the base region 6 via an oxide film 8 covering the surface of the type emitter region 7 and the epitaxial layer 2 and the electrode holes of the oxide film 8. ) And the collector electrode 10, the base electrode 11, and the emitter electrode 12, which are ohmic contacted to the emitter region 7 and the emitter region 7, respectively, and the NPN transistor is configured using the conductive region 5 as the collector. .

그리고, 통상 IC에 조립한 경우에는 내압(VCBO·VCC-SUB)약 40V를 실현하기 때문에 베이스영역(6)과 분리영역(4)과의 이간거리(도시 A)는 10μ 이상이 필요했다.In the case of assembling in the IC, since the breakdown voltage (V CBOV V CC-SUB ) is about 40 V, the distance (base A) between the base region 6 and the separation region 4 is required to be 10 mu or more. .

상술한 바와같이 구성한 트랜지스터를 저전압용 IC에 조립한 경우에, 본원 발명자는 이간거리 A의 축소화를 목적으로 하여 에피택셜층(2)의 비저항(比抵抗) P를 내리는 (불순물 농도를 올리는)것에 착안하였다.When the transistor constructed as described above is incorporated into a low voltage IC, the inventors of the present invention reduce the specific resistance P of the epitaxial layer 2 (increase the impurity concentration) for the purpose of reducing the separation distance A. I thought about it.

즉, 저전압용 IC로서는 그 정도 높은 내압(耐壓)이 불필요하기 때문에, 에피택셜층(2)의 P를 내림으로서 콜렉터베이스 및 콜렉터분리 접합에 걸치는 공핍층(空乏層)이 확대하는 것을 억제하고 이간거리 A를 축소하여서 도영역(5)의 패턴치수를 저감하는 것이다.That is, since the high voltage resistance is unnecessary for the low-voltage IC, by lowering the P of the epitaxial layer 2, the depletion layer over the collector base and the collector separation junction is prevented from expanding. The pattern dimension of the island area 5 is reduced by reducing the separation distance A. FIG.

그 결과로서 내압(耐壓)은 저하 하지만 저전압용 IC로서는 문제가 없다.As a result, the breakdown voltage decreases, but there is no problem with a low voltage IC.

그러나 상술한 방법에는 에피택셜층(2)의 P를 내래면 트랜지스터의 hrE이 토막 토막이 되는 결점이 있고, 또한 베이스영역(6)과 도영역(5) 및 기판(1) 또는 베이스영역(6)과 도영역(5) 및 분리영역(4)으로 형성되는 기생(寄生) PNP트랜지스터에 의한 기생효과(寄生效果)가 생기기 쉬운 결점이 있었다.However, the above-described method has the drawback that h rE of the transistor becomes a piece when P of the epitaxial layer 2 is lowered, and the base region 6 and the conductive region 5 and the substrate 1 or the base region ( 6) and the parasitic effect of parasitic PNP transistors formed in the conducting region 5 and the isolation region 4 are prone to occur.

본 발명은 상술한 바와같은 결점을 감안하여 이루어졌으며, 에피택셜층(12)의 P를 변함이 없이 패턴사이즈를 축소한 저전압용구동용 트랜지스터를 얻는 것을 제 1의 목적으로 하고, 베이스영역(26)을 제외한 모든 도영역(25) 표면에 N

Figure kpo00005
형의 제 1 영역(29)을 설치하였음을 특징으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described drawbacks, and a first object is to obtain a low voltage driving transistor having a reduced pattern size without changing P in the epitaxial layer 12. N on all surfaces (25) except for
Figure kpo00005
The first region 29 of the mold is provided.

나아가서 본 발명은 기생효과를 방지한 저전압용 트랜지스터를 획득함을 제 2의 목적으로 하며, 베이스영역(26)을 제외한 전체의 도영역(25) 표면에 N

Figure kpo00006
형의 제 1 영역(29)을 설치하고 또한 N
Figure kpo00007
형의 매입층(23)을 P
Figure kpo00008
형 분리영역(24)에 접촉할때까지 확장한 점, 또는 베이스영역(26)을 제외한 도영역(25) 표면에 형성한 N
Figure kpo00009
형 제 1 영역(29)와 도영역(25) 표면으로부터 매입층(23)까지 이르는 N
Figure kpo00010
형 제 2 영역(33)을 구비하고, 제 2 영역(33)은 분리영역(24)에 접촉하고 또한 베이스영역(26)을 포위한 모양으로 형성한 것을 특징으로 한다.Furthermore, a second object of the present invention is to obtain a low voltage transistor which prevents parasitic effects, and the N is formed on the entire surface of the conductive region 25 except for the base region 26.
Figure kpo00006
The first region 29 of the mold is installed and N
Figure kpo00007
P buried layer of type 23
Figure kpo00008
N formed on the surface of the conducting region 25 except for the base region 26 or the point extending until contact with the type separation region 24.
Figure kpo00009
N from the surface of the mold first region 29 and the conductive region 25 to the buried layer 23
Figure kpo00010
It is characterized in that it has a mold | type second area | region 33, and the 2nd area | region 33 contacted the isolation | separation area | region 24, and formed the base area | region 26 in the shape enclosed.

본 발명에 의하면 에피택셜층(2)의 P를 바꾸어 짐이없이 도영역(25) 표면에 있어서의 베이스콜렉터 접합 및 콜렉터 분리접합에 생기는 공핍층의 넓어짐을 제 1 영역(29)에서 억제할 수 있는 것이되며, 집적도를 향상할 수 있다.According to the present invention, the widening of the depletion layer generated in the base collector junction and the collector separation junction on the surface of the conductive region 25 can be suppressed in the first region 29 without changing P of the epitaxial layer 2. Will be, and the degree of integration can be improved.

또한 본 발명에 따르면, 베이스영역(26)은 N

Figure kpo00011
형의 제 1 영역(29)과 매입층(23)으로 포위하던가 또는 N
Figure kpo00012
형의 제 1 영역(29), 제 2 영역(33) 및 매입층(23)에서도 완전히 포위시키므로서 기생효과를 완전히 방지할 수 있다.In addition, according to the present invention, the base area 26 is N
Figure kpo00011
Surrounded by the first region 29 and buried layer 23 of the mold or N
Figure kpo00012
The parasitic effect can be completely prevented by completely enclosing the mold in the first region 29, the second region 33 and the embedding layer 23.

이하 본 발명을 도면에 따라 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제 1 도는 본 발명에 의한 제 1의 실시예를 표시하며, P형 반도체기판(21)상에 형성한 N형 에피택셜층(22)과 기판(21) 표면에 설치한 N

Figure kpo00013
형 매입층(23)과 이 매입층(23)을 에워싸는 것처럼 에피택셜층(22)을 관통한 P
Figure kpo00014
형의 분리영역(24)과, 분리영역(24)에 의하여 도상으로 분리된 도영역(25)과, 도영역(25) 표면에 형성한 P
Figure kpo00015
형의 베이스영역(26)과, 베이스영역(26) 표면에 형성한 N
Figure kpo00016
형의 에미터영역(27)과, 베이스영역(26)을 제외한 전체의 도영역(25) 표면에 형성한 N
Figure kpo00017
형인 제 1 영역(29)과, 에피택셜층(22) 표면을 피복하는 산화막(28)과, 이 산화막(28)의 전극공(電極孔)을 개재하여 제 1 영역(29), 베이스영역(26) 및 에미터영역(27)에 각각 오옴접촉(ohmic contact)하는 콜렉터전극(30), 베이스전극(31) 및 에미터전극(32)으로 NPN형 트랜지스터가 구성된다.1 shows a first embodiment according to the present invention, in which an N-type epitaxial layer 22 formed on a P-type semiconductor substrate 21 and N provided on the surface of the substrate 21 are shown.
Figure kpo00013
P which penetrates the epitaxial layer 22 as if it enclosed the type | mold embedding layer 23 and this embedding layer 23.
Figure kpo00014
Type separation region 24, the conducting region 25 separated by the separating region 24 in an image form, and P formed on the surface of the conducting region 25.
Figure kpo00015
Base region 26 of the mold and N formed on the surface of the base region 26
Figure kpo00016
N formed on the surface of the entire conducting region 25 except for the emitter region 27 of the mold and the base region 26
Figure kpo00017
The first region 29 and the base region via the type first region 29, the oxide film 28 covering the epitaxial layer 22 surface, and the electrode holes of the oxide film 28. The NPN transistor is constituted by the collector electrode 30, the base electrode 31, and the emitter electrode 32 which are in ohmic contact with the 26 and the emitter region 27, respectively.

에피택셜층(22)의 P는 종래와는 변화없는 치로하고, 제 1 영역(29)은 에미터영역(27)과 동시에 확산(擴散) 형성하고, 이것을 콜렉터 콘택트영역으로 하여 콜렉터전극(30)에 의하여 도출된다.P of the epitaxial layer 22 is a value unchanged from the prior art, and the first region 29 is diffused at the same time as the emitter region 27, and the collector electrode 30 is formed as the collector contact region. Is derived.

본 실시예가 가장 특징으로 하는 점은 베이스영역(26)을 제외한 모든 도영역(25) 표면에 N

Figure kpo00018
형의 제 1 영역(29)을 설치한점이다.The most characteristic feature of the present embodiment is that N is formed on the surface of all conductive regions 25 except for the base region 26.
Figure kpo00018
This is the point where the first region 29 of the mold is provided.

이 구조에 따르면 트랜지스터의 hrE치(値)에 영향을 주지않고 거리 A를 한층더 축소할 수 있는 것이 된다.According to this structure, the distance A can be further reduced without affecting the h rE value of the transistor.

이하 더 상세히 설명하기로 한다.It will be described in more detail below.

제 2 도는 공핍층이 퍼지는 모양을 표시한 단면도이고, 당해 도면에는 도영역(25) 표면에 형성된 베이스영역(26)과 분리영역(24) 및 제 1 영역(29)이 표시되어 있다.2 is a cross-sectional view showing a depletion layer spreading, and the base region 26 formed on the surface of the conductive region 25, the separation region 24, and the first region 29 are shown.

이들 영역(24) (26) (29)은 도영역(25) 표면으로부터 열확산에 의하여 형성하기 때문에, 그 횡방향 확산에 의하여 합은 도시한 바와같이 안쪽으로 만곡하고, 그에 의하여 베이스콜렉터와 콜렉터분리와의 접합간 거리는 표면에서 가장 작고(거리 A), 접합이 깊어감에 따라 차례로 커지고, 제 1 영역(29) 저부에는 거리 B만큼 충분히 사이가 벌어지게 된다. 그리고 각 접합으로 퍼지는 공핍층(235) (35)은 도시한 점선처럼 되고, 높은 농도의 제 1 영역(29) 내에서는 억제되어서 다른 영역보다 좁아져 있다.Since these regions 24, 26 and 29 are formed by thermal diffusion from the surface of the conducting region 25, the sum is curved inward as shown by the lateral diffusion, thereby separating the base collector and collector. The distance between the bonds is the smallest on the surface (distance A), which in turn increases as the junction deepens, and the gap between the bottom of the first region 29 is sufficiently widened by the distance B. FIG. The depletion layers 235 and 35 that spread through each junction become like a dotted line shown in the figure, and are suppressed in the first region 29 having a high concentration and are narrower than other regions.

즉, 도영역(25)에 있어서는 제 1 영역(29)이 공핍층(35) (35)의 퍼짐을 억제하고, 제 1 영역(29)보다 깊은 영역에서는 전술한 바와같이 충분히 사이가 벌어져 있기 때문에, 그 몫만큼 거리 A를 축소할 수 있다.That is, in the conductive region 25, the first region 29 suppresses the depletion of the depletion layers 35 and 35, and in the region deeper than the first region 29, the gap is sufficiently widened as described above. The distance A can be reduced by that share.

다만, 제 1 영역(29)이 얕으면 충분한 이간(離間)거리 B를 얻을 수 없기 때문에, 어느정도 깊게 할 필요가 있으며, 또한 공핍층(35) (35)의 폭에 비례하여 내압(耐壓) (Vcso·Vc-aus)이 저하하기 때문에, 그 치가 사용전압보다 내려가지 않도록 제 1 영역(29)의 불순물농도를 설정할 필요가 있다.However, if the first region 29 is shallow, a sufficient separation distance B cannot be obtained. Therefore, it is necessary to deepen it to some extent and withstand pressure in proportion to the width of the depletion layer 35 (35). Since (V csoVc -aus ) decreases, it is necessary to set the impurity concentration in the first region 29 so that the value does not fall below the used voltage.

본원 발명자는 이들 두개의 조건을 충족하는 것으로 에미터 확산공정을 사용하고, 에미터영역(27)과 같은 확산도, 동일한 불순물농도로 제 1 영역(29)을 형성함으로서 내압 7V·거리 A=5μ 이하를 실현할 수가 있었다.The inventors of the present invention use an emitter diffusion process to satisfy these two conditions, and form the first region 29 with the same diffusivity as the emitter region 27 and the same impurity concentration, so that the breakdown voltage 7V and the distance A = 5μ. The following could be realized.

또한 본 발명에 따르면 에피택셜층(22)의 P를 내릴 필요가 없기 때문에 트랜지스터의 hrE치는 날개로 흩어지지 않는다.Further, according to the present invention, since the P of the epitaxial layer 22 does not need to be lowered, the h rE value of the transistor is not scattered by the blades.

또한 제1 영역(29)는 에미터 확산공정에서 동시에 형성할 뿐만 아니라, 별도의 확산공정에서 그 불순물농도, 확산심도를 조정함으로서 내압 및 거리 A를 임의로 설정하는 것은 말할 필요까지는 없다.It is needless to say that the first region 29 is not only formed at the same time in the emitter diffusion process but also arbitrarily sets the internal pressure and the distance A by adjusting the impurity concentration and the diffusion depth in a separate diffusion process.

다음에는 본 발명의 제 2의 실시예를 설명하기로 한다.Next, a second embodiment of the present invention will be described.

제 3 도는 본 발명에 의한 제 2의 실시예를 표시하여, P형 반도체기판(21)상에 형성한 N형 에피택셜층(22)과, 에피택셜층(22) 표면으로부터 기판(21)까지 도달하는 P

Figure kpo00019
형 분리영역(24)과, 분리영역(24)에 의하여 다른 영역과는 전기적으로 분리된 도영역(25)과, 도영역(25) 저부에 매입하고 또한 분리영역(24)과 접촉할때까지 확장된 N
Figure kpo00020
형 매입층(23)과 도영역(25) 표면에 형성한 P형 베이스영역(26)과, 베이스영역(26) 표면에 형성한 N
Figure kpo00021
형 에미터영역(27)과, 베이스영역(26)을 제외한 모든 도영역(25) 표면에 형성한 N
Figure kpo00022
형 제 1 영역(29)과, 에피택셜층(22)을 피복하는 산화막(28)과 이 산화막(28)에 형성한 전극공을 개재하여 각 영역(29) (27) (26)에 각각 오옴접촉하는 전극(30) (31) (32)로 구성되어 있다.3 shows a second embodiment according to the present invention, from the surface of the N-type epitaxial layer 22 and the epitaxial layer 22 formed on the P-type semiconductor substrate 21 to the substrate 21. P reaching
Figure kpo00019
The separation region 24, the conducting region 25 electrically separated from the other region by the separating region 24, and is embedded in the bottom of the conducting region 25 and in contact with the separating region 24. Expanded N
Figure kpo00020
P-type base region 26 formed on the surface of the type buried layer 23 and the conductive region 25, and N formed on the surface of the base region 26.
Figure kpo00021
N formed on the surface of all the island regions 25 except the base emitter region 27 and the base region 26.
Figure kpo00022
Each of the regions 29, 27 and 26 is interposed between the mold first region 29, the oxide film 28 covering the epitaxial layer 22 and the electrode holes formed in the oxide film 28. It consists of the electrodes 30,31,32 which contact.

도영역(25)은 콜렉터이고, 제 1 영역(29)을 콜렉터콘택트로서 전극(30)에 의하여 도출된다. 에피택셜층(22)의 P는 종래의 것과 같은 치로하로, 제 1 영역(29)는 에미터영역(27)과 동시에 확산 형성하고 있다.The conducting region 25 is a collector, and the first region 29 is derived by the electrode 30 as a collector contact. P of the epitaxial layer 22 is the same as the conventional one, and the first region 29 is diffused and formed simultaneously with the emitter region 27.

본 실시예의 특징으로 하는 제 1 점은 베이스영역(26)을 제외한 모든 도영역(25) 표면에 N

Figure kpo00023
형의 제 1 영역(29)을 설치한 점이다. 이 구조에 의하면 전술한 제 1 실시예와 마찬가지로 도영역(25) 표면에 있어서의 공핍층의 퍼짐을 억제할 수가 있기 때문에, 억제한 분만큼 베이스영역(26)과 분리영역(24)과의 이간거리를 축소할 수 있다.The first point characterized by this embodiment is N on the surface of all the conductive regions 25 except the base region 26.
Figure kpo00023
It is the point which provided the 1st area | region 29 of a mold | type. According to this structure, the spread of the depletion layer on the surface of the island region 25 can be suppressed as in the first embodiment described above, so that the space between the base region 26 and the separation region 24 is reduced as much as the suppressed portion. You can reduce the distance.

본 실시예의 특징으로 하는 제 2 점은 매입층(23)을 분리영역(24)에 접촉할 때까지 확장한 점이다. 이 구조에 의하면 에미터영역(27)으로부터 주입되고, 콜렉터콘택트에서 포획하지 않는 캐리어는 전부 매입층(23)에서 포획되기 때문에 도영역(25)을 베이스로하는기생 PNP트랜지스터의 hrE가 내리고, 또한 매입층(23)을 확장한 점과 전술한 제 1 영역(29)을 콜렉터콘택트로한 것에 의하여 콜렉터 저항 rc가 감소하기 때문에, PNP트랜지스터의 VCE(sat)가 낮아진다.The second point of this embodiment is that the buried layer 23 is extended until it contacts the separation region 24. According to this structure, since all carriers injected from the emitter region 27 and not captured by the collector contact are captured by the embedding layer 23, h rE of the parasitic PNP transistor based on the conductive region 25 is lowered. In addition, since the collector resistance rc decreases due to the extension of the buried layer 23 and the collector contact of the first region 29 described above, V CE (sat) of the PNP transistor is lowered.

즉, 기생 PNP트랜지스터의 hrE가 내리는 점과 NPN트랜지스터의 VCE(sat)가 낮아지는 점의 상승효과에 의한 기생효과를 거의 완전히 방지하는 것이된다. 여기서 매입층(23)과 분리영역(24)과의 접합은 공히 고농도 영역의 접합으로 되기 때문에 내압(VCOSUB)가 저하 하지만 저전압용으로 사용함에도 아무런 문제가 없다.That is, the parasitic effect due to the synergistic effect of h rE of the parasitic PNP transistor and V CE (sat) of the NPN transistor is lowered almost completely. Since the junction between the buried layer 23 and the separation region 24 is a junction of a high concentration region, the breakdown voltage V COSUB decreases, but there is no problem even when used for low voltage.

또한, 제 1 영역(29)은 에미터확산공정을 사용할 뿐만아니라, 별도의 확산공정으로 그 불순물농도와 확산깊이를 제어함으로서 내압 및 베이스영역(26)과 분리영역(24)과의 이간거리를 임의로 설정할 수 있음은 물론이다.In addition, the first region 29 not only uses an emitter diffusion process, but also controls the impurity concentration and the diffusion depth in a separate diffusion process to control the internal pressure and the separation distance between the base region 26 and the separation region 24. Of course, it can be set arbitrarily.

다음은 본 발명의 제 3의 실시예를 설명하기로 한다.Next, a third embodiment of the present invention will be described.

제 4 도 및 제 5 도는 본 발명에 의한 제 3의 실시예를 표시하고, P형 반도체기판(21)상에 형성한 N형 에피택셜층(22)과 에피택셜층(22) 표면으로부터 기판(21)까지 달하는 P

Figure kpo00024
형 분리영역(24)과 분리영역(24)에 의하여 다른 영역과는 전기적으로 분리된 도영역(25)과 도영역(25) 저부에 매입된 N
Figure kpo00025
형 매입층(23)과 오영역(25) 표면에 형성한 P형 베이스영역(26)과 베이스영역(26) 표면에 형성한 N
Figure kpo00026
형 에미터영역(27)과 베이스영역(26)을 제외한 전체의 도영역(25) 표면에 형성한 N
Figure kpo00027
형 제 1 영역(29)과 도영역(29) 표면으로부터 매입층(23)까지 달하고 분리영역(24)과 접촉하면서 베이스영역(26)을 포위하도록 형성한 N
Figure kpo00028
형 제 2 영역(33)과 에피택셜층(22)을 피복하는 산화막(28)과 이 산화막(28)에 형성한 전극공을 개재하여 각 영역에 각각 오옴접촉하는 전극(30) (31) (32)으로 구성되어 있다. 도영역(25)은 콜렉터이고, 제 2 영역(33)은 콜렉터 저항영역, 제 1 영역(29)은 콜렉터 콘트롤로서 전극(30)에 의하여 도출된다.4 and 5 show a third embodiment according to the present invention, wherein the substrate (from the surface of the N-type epitaxial layer 22 and the epitaxial layer 22 formed on the P-type semiconductor substrate 21) is formed. P reaching up to 21)
Figure kpo00024
N embedded in the island region 25 and the bottom of the island region 25 electrically separated from the other regions by the type separation region 24 and the isolation region 24.
Figure kpo00025
N formed on the surface of the P-type base region 26 and the base region 26 formed on the surface of the type buried layer 23 and the wrong region 25.
Figure kpo00026
N formed on the surface of the entire island area 25 except the type emitter area 27 and the base area 26
Figure kpo00027
N formed to extend from the surface of the mold first region 29 and the conductive region 29 to the buried layer 23 and surround the base region 26 in contact with the separation region 24.
Figure kpo00028
Electrodes 30 and 31 which are in ohmic contact with each region via an oxide film 28 covering the mold second region 33 and the epitaxial layer 22 and an electrode hole formed in the oxide film 28 ( 32). The conducting region 25 is a collector, the second region 33 is a collector resistance region, and the first region 29 is derived by the electrode 30 as a collector control.

본 실시예의 특징으로 하는 제 1의 점은 베이스영역(26)을 제외한 모든 도영역(25) 표면에 N

Figure kpo00029
형 제 1 영역(25) 표면에 N
Figure kpo00030
형의 제 1 영역(29)을 설치한 점이다.The first point characterized by this embodiment is N on all the surface of the conductive region 25 except for the base region 26.
Figure kpo00029
N on the surface of the mold first region 25
Figure kpo00030
It is the point which provided the 1st area | region 29 of a mold | type.

이 구조에 의하면 전술한 제 1의 실시예와 마찬가지로 도영역(25) 표면에 있어서의 공핍층의 퍼짐을 억제할 수가 있기 때문에, 억제한 분말큼 베이스영역(26)과 분리영역(24)과의 이간거리를 축소할 수 있다.According to this structure, the spread of the depletion layer on the surface of the conductive region 25 can be suppressed in the same manner as in the first embodiment described above. You can reduce the separation distance.

본 실시예의 특징으로하는 제 2의 특징은 도영역(25) 표면으로부터 매입층(23)까지 달하고, 분리영역(24)과 접촉하면서 베이스영역(26)을 포위하도록 N

Figure kpo00031
형의 제 2 영역(33)을 설치한 점이다. 이 구조에 의하면 콜렉터 분리 접합으로 퍼지는 공핍층을 억제하기 때문에, 전술한 이간거리를 축소함에 기여하는 외에 제 2 영역(33)을 콜렉터 저항영역으로 하기 때문에 콜렉터 저항 rc이 감소하고, NPN트랜지스터의 VCE(sat)가 저하하는 점과 에미터영역(27)으로부터 주입되고 콜렉터콘택트에서 포획할 수 없는 캐리어는 베이스영역(26)을 포위하는 제 2 영역(33)과 매입층(23)으로 전부가 포획하기 때문에 도영역(25)을 베이스로 하는 기생 PNP트랜지스터의 hrE가 저하하는 것의 상승효과에 의하여 기생효과를 완전히 방지할 수가 있다.A second characteristic feature of this embodiment extends from the surface of the conducting area 25 to the buried layer 23, and N to surround the base area 26 in contact with the separation area 24.
Figure kpo00031
It is the point which provided the 2nd area | region 33 of a mold | die. According to this structure, since the depletion layer spreading through the collector separation junction is suppressed, in addition to reducing the aforementioned separation distance, the second region 33 is used as the collector resistance region, so that the collector resistance rc is reduced, and the V of the NPN transistor is reduced. The point where CE (sat) falls and the carrier injected from the emitter region 27 and cannot be captured by the collector contact are entirely included in the second region 33 and the embedding layer 23 surrounding the base region 26. Because of the trapping, the parasitic effect can be completely prevented due to the synergistic effect of decreasing h rE of the parasitic PNP transistor based on the conducting region 25.

이상 설명한 바와같이 본 발명의 제 1의 실시예에 의하면 저전압용 IC로서 필요하고 또한 충분한 내압을 유지하면서 거리 A를 최대한으로 축소할 수 있기 때문에, 도영역(25)의 패턴치수를 감소하고, 고집적화를 도모할 수 있다는 이점이 있다. 또한 에피택셜층(22)의 P를 내리지 않아도 되기 때문에 hrE가 날개로 흩어지는 일이 없이, 특성이 양호한 트랜지스터를 얻을 수 있고, 나아가서는 제 1 영역(29)은 에미터 확산공정으로 동시에 형성할 수 있기 때문에, 종래의 공정을 변동함이 없이 그대로 실시할 수 있고 용이하게 저전압용 IC를 실현할 수 있다는 이점을 가진다.As described above, according to the first embodiment of the present invention, since the distance A can be reduced as much as possible while maintaining a sufficient breakdown voltage as a low-voltage IC, the pattern size of the conductive region 25 is reduced, resulting in high integration. There is an advantage that can be planned. In addition, since the P of the epitaxial layer 22 does not need to be lowered , a transistor having good characteristics can be obtained without h rE scattering into the blades, and further, the first region 29 is formed simultaneously by an emitter diffusion process. As a result, the conventional process can be carried out as it is without fluctuation and the low voltage IC can be easily realized.

또한, 본 발명의 제 2의 실시예에 의하면 매입층(23)을 분리영역(24)에 접촉할때까지 확장하였기 때문에 에미터영역(27)으로부터 주입된 캐리어는 거의 확실하게 매입층(23)에서 포획하고, 개생효과를 거의 완전히 방지할 수 있는 이점을 가지진다. 또한 콜렉터저항 rc가 감소하기 때문에 VCE(sat)가 낮아지고, IC(max)가 커지는 이점을 가진다.Further, according to the second embodiment of the present invention, since the embedding layer 23 is extended until it contacts the separation region 24, the carrier injected from the emitter region 27 is almost certainly embedded in the embedding layer 23. It has the advantage of being able to capture from and almost completely prevent the reproductive effects. In addition, since the collector resistance rc is reduced, V CE (sat) is lowered and IC (max) is increased.

그리고 본 발명의 제 3의 실시예에 의하면 베이스영역(26)을 고농도의 제 1 영역(29), 제 2 영역(33) 및 매입층(23)으로 완전히 포위하기 때문에, 에미터영역(27)으로부터 주입된 캐리어를 완전히 회수할 수 있고, 기생효과를 완전히 방지할 수 있다. 또한 제 2 영역(33)에 의하여 콜렉터저항 rc가 또 저감하기 때문에 보다 또 낮은 VCE(sat)를 얻을 수 있고, IC(max)가 커지는 이점이 있다.According to the third embodiment of the present invention, since the base region 26 is completely surrounded by the high concentration of the first region 29, the second region 33, and the buried layer 23, the emitter region 27 is provided. The carrier injected from can be recovered completely and the parasitic effect can be completely prevented. In addition, since the collector resistance rc is further reduced by the second region 33, a lower V CE (sat) can be obtained and the IC (max) is increased.

Claims (3)

일도전형 반도체기판상(21)에 형성한 역도전형의 에피택셜층(22)과 상기한 기판(21)표면에 설치한 역도전형의 매입층(23)과 에티택셜층을 관통하는 일도전형의 분리영역(24)에 의하여 도모양으로 분리한 도영역(25)과 당해 도영역(25) 표면에 형성한 일도전형의 베이스영역(26)과 당해 베이스영역(26) 표면에 형성한 역도전형의 에미터영역(27)을 구비한 트랜지스터에 있어서, 상기한 베이스영역(26)을 제외하는 모든 도영역(25)표면에 역도전형의 N
Figure kpo00032
형 제 1 영역(29)을 설치하여 상기한 베이스영역과 분리영역과의 이간거리를 축소한 것을 특징으로 하는 트랜지스터.Separation of the reverse conductive epitaxial layer 22 formed on the one conductive semiconductor substrate 21 and the reverse conductive type buried layer 23 provided on the surface of the substrate 21 and the one conductive type penetrating the epitaxial layer. The conducting area 25 separated by the area | region 24 by the shape of the area | region, the base area | region 26 of one conduction type formed in the surface of the said conduction area 25, and the inverse conduction-type Emi formed in the surface of the said base area 26. In the transistor having the emitter region 27, N of the reverse conduction type on the surfaces of all the conductive regions 25 except for the base region 26 described above.
Figure kpo00032
A transistor comprising a type first region (29) to reduce the separation distance between the base region and the isolation region. 청구범위 제 1 항에 있어서, 상기한 매입층(23)을 분리영역(24)에 접촉하기 까지 확장함으로서 기생효과를 방지한 것을 특징으로 하는 트랜지스터.The transistor according to claim 1, wherein the parasitic effect is prevented by extending the embedding layer (23) until it contacts the isolation region (24). 청구범위 제 1 항에 있어서, 상기한 도영역(25) 표면으로부터 매입층(25)까지 이르는 역도전형의 N
Figure kpo00033
형 제 2 영역(23)을 구비하고, 당해 N
Figure kpo00034
형 제 2 영역을 분리영역(24)에 접촉하고 또한 베이스영역(26)을 포위하도록 형성한 것을 특징으로 하는 트랜지스터.The N type of N type according to claim 1, which extends from the surface of the conductive region 25 to the buried layer 25.
Figure kpo00033
It has a type | mold 2nd area | region 23, The said N
Figure kpo00034
And the second mold region is formed in contact with the isolation region (24) and surrounds the base region (26).
KR1019860002817A 1985-04-19 1986-04-14 Transistor KR890004974B1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP60-84829 1985-04-19
JP60084829A JPS61242074A (en) 1985-04-19 1985-04-19 Transistor
JP84829 1989-04-05

Publications (2)

Publication Number Publication Date
KR860008618A KR860008618A (en) 1986-11-17
KR890004974B1 true KR890004974B1 (en) 1989-12-02

Family

ID=13841656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860002817A KR890004974B1 (en) 1985-04-19 1986-04-14 Transistor

Country Status (2)

Country Link
JP (1) JPS61242074A (en)
KR (1) KR890004974B1 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5216185A (en) * 1975-07-30 1977-02-07 Hitachi Ltd Bipolar type semiconductor integrated circuit device
JPS5234671A (en) * 1975-07-31 1977-03-16 Matsushita Electronics Corp Semiconductor integrated circuit

Also Published As

Publication number Publication date
JPS61242074A (en) 1986-10-28
KR860008618A (en) 1986-11-17

Similar Documents

Publication Publication Date Title
US5047813A (en) Semiconductor device and method of manufacturing the same
US5304821A (en) MOS-gate-turnoff thyristor
JP2515745B2 (en) Method for manufacturing semiconductor device
JPH0817233B2 (en) Insulated gate bipolar transistor
US5327006A (en) Thin, dielectrically isolated island resident transistor structure having low collector resistance
US4975751A (en) High breakdown active device structure with low series resistance
US6207993B1 (en) Field effect semiconductor device
US4110782A (en) Monolithic integrated circuit transistor having very low collector resistance
US5091336A (en) Method of making a high breakdown active device structure with low series resistance
KR920010675B1 (en) Dual type diode
EP0082331B1 (en) Subsurface avalanche breakdown zener diode
JP2718907B2 (en) PIC structure and manufacturing method thereof
US4046605A (en) Method of electrically isolating individual semiconductor circuits in a wafer
US3836998A (en) High voltage bipolar semiconductor device and integrated circuit using the same and method
US5796146A (en) Semiconductor device having a lateral insulated gate biopolar transistor
US6563169B1 (en) Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer
US5624855A (en) Process of producing insulated-gate bipolar transistor
KR890004974B1 (en) Transistor
US6236100B1 (en) Semiconductor with high-voltage components and low-voltage components on a shared die
US4956700A (en) Integrated circuit with high power, vertical output transistor capability
US3936856A (en) Space-charge-limited integrated circuit structure
JPS6239547B2 (en)
JPS6327865B2 (en)
JP2924348B2 (en) Transistor
JPS61280661A (en) Transistor

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031120

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee