KR890004371B1

KR890004371B1 - Checking ability of resolution

Info

Publication number: KR890004371B1
Application number: KR1019860007558A
Authority: KR
Inventors: 조현덕
Original assignee: 삼성전자 주식회사; 한형수
Priority date: 1986-09-09
Filing date: 1986-09-09
Publication date: 1989-10-31
Also published as: KR880004317A

Abstract

The meter includes a frequency counter (60) for loading or charging a counter (CT1) utilizing output signal of blanking signal divider (30) and synchronous signal divider (20) connected to counter (T1) through logic gates (G1-G6) and for counting and storing output signal of comparator (50) to registor (RG1) modulated to rectangular wave by Schmidt trigger circuit, a frequency counter (65) for loading or clearing the counter (CT2) and for storing to the registor utilizing the same circuit, a comparator (55) for comparing output signal of registors (RG1, RG2), for storing output signal (out) to a registor (RG3) and for transmitting it to a controller (70) when the registor (RG3) is enabled.

Description

Television resolution meter

제1도는 본 발명을 적용한 텔레비죤 해상도 측정기의 전체 구성도.1 is an overall configuration diagram of a television resolution meter to which the present invention is applied.

제2도는 제1도의 주파수 카운터부(60,65)와 비교부(55)의 연결관계를 나타낸 상세 회로도.FIG. 2 is a detailed circuit diagram showing the connection relationship between the frequency counters 60 and 65 and the comparator 55 of FIG.

제3도는 제1도의 주요 부분에서의 파형도를 나타낸 것.3 shows a waveform diagram in the main part of FIG.

제4도 및 제5도는 제2도의 각부 파형도이다.4 and 5 are each waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 주파수 발생기 20 : 동기신호 분리기10: frequency generator 20: synchronization signal separator

30 : 블랭킹신호 분리기 40 : 블랭킹신호 삭제기30: blanking signal separator 40: blanking signal deleter

50,55 : 비교부 60,65 : 주파수 카운터부50,55: comparison unit 60,65: frequency counter unit

70 : 제어기 80 : 방식선택제어기70: controller 80: mode selection controller

90 : 메모리 100 : 출력 구동부90 memory 100 output driver

110 : 표시기 G1-G11 : 논리 게이트110: indicator G1-G11: logic gate

CT1,CT2 : 카운터 G1-G3 : 레지스터CT1, CT2: Counter G1-G3: Register

GMP : 비교기 OPⅠ-OP2 :연산증폭기GMP: Comparator OPⅠ-OP2: Operational Amplifier

R1-R7 : 저항R1-R7: resistance

본 발명은 텔레비죤 수상기의 해상도 측정기에 관한것으로서, 더욱 상세하게는 비데오신호가 텔레비죤 수상기에 디스플레이 될 때의 해성도를 측정하여서 디지탈데이터로 출력시키는 해상도 측정기에 관한 것이다.The present invention relates to a resolution measuring device of a television receiver, and more particularly, to a resolution measuring device for measuring the resolution when a video signal is displayed on a television receiver and outputting the digital data.

종래에는, 텔레비죤에 디스플레이되는 화면의 해상도를 사람의 눈으로 측정하였기 때문에, 사람마다 해상도가 다르게 측정될 수 있고, 또한 정확하게 해상도를 측정할 수 없는 문제점이 있었다.In the related art, since the resolution of the screen displayed on the television is measured by the human eye, the resolution may be measured differently for each person, and there is a problem in that the resolution cannot be accurately measured.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 비데오 신호가 텔레비죤 수상기에 디스플레이될 때의 해상도를 측정하여서 정확한 텔레비죤 해상도를 디지탈 데이타로 나타낼 수 있는 텔레비죤 수상기의 해상도 측정기를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object of the present invention is to measure the resolution when a video signal is displayed on a television receiver and to display an accurate television resolution as digital data. To provide a meter.

본 발명의 다른 목적은 디지탈화된 측정해상도 데이타를 프린터로 츨력하여서 텔레비죤 수상기의 모든필터(Filter)특성을 알 수 있도록 하는 텔레비죤 수상기의 해상도 측정기를 제공하는데 있다.It is another object of the present invention to provide a resolution meter of a television receiver which outputs digitalized measurement resolution data to a printer so that all filter characteristics of the television receiver can be known.

상기한 목적을 달성하기 위하여, 본 발명은, 기준 클럭을 발생하는 주파수 발생기와, 텔레비죤의 비데오 신호를 입력하여 동기신호를 분리하는 동기신호 분리기와, 텔레비죤의 비데오 신호를 입력하여 블랭킹 신호를 분리하는 블랭킹신호 분리기와, 상기한 블랭킹신호 분리기에서 출력된 블랭킹신호와 텔레비죤의 비데오 신호를 입력하여, 텔레비죤의 R,G,B구동 신호에서 블랭킹신호가 삭제된 신호를 출력하는 블랭킹신호 삭제기와, 상기한 블랭킹신호삭제기의 출력신호와 가변저항에 의하여 설정된 기준신호를 비교하는 비교부와, 상기 동기신호 분리기에서 출력된 동기신호를 일정시간동안 지연시켜주는 지연기와, 주파수 발생기를 제어하는 제어기와, 텔레비죤의 수신방식을 선택하는 방식선택 제어기와, 텔레비죤의 수신방식과 그 주파수에 맞게 해상도의 데이타를 저장한 메모리와, 상기한 동기신호 분리기와 비교부 및 제어기의 출력신호를 논리합하여 데이터 독출신호를 출력하는 논리게이트를 포함하는 텔레비죤 수상기의 해상도 측정기에 있어서, 상기 블랭킹신호 분리기의 출력신호와 동기신호 분리기의 출력신호를 논리동작하여 로드 및 클리어 단자에 인가되어 로드 및 클리어된 후 클럭단자에 인가되는 슈미트 트리거회로를 거쳐 구형파로 정형된 비교부의 출력신호를 카운트 한후 레지스터에 저장하는 주파수 카운터부와, 상기 블랭킹신호 분리기의 출력신호와 동기신호 분리기의 출력신호를 논리 게이트를 거쳐 카운트의 클리어단자 및 로드단자에 인가하여 로드 및 클리어된 후 슈미트 트리거회로를 거쳐 주파수 발생기의 출력신호를 카운트한 후 레지스터에 저장하는 주파수 카운터부와, 상기 주파수 카운터부의 레지스터의 출력을 비교기의 입력단자에 입력하여 비교하고, 그 출력을 레지스터에 저장한 후 레지스터가 인에이블될 때 상기 제어기에 출력하는 비교부로 이루어지는 것을 특징으로 하는 텔레비죤 수상기의 해상도 측정기를 제공한다.In order to achieve the above object, the present invention provides a frequency generator for generating a reference clock, a synchronous signal separator for inputting a video signal of a television to separate a synchronous signal, and a blanking signal for inputting a video signal of a television to separate a blanking signal. A blanking signal separator, a blanking signal canceler for inputting a blanking signal output from the blanking signal separator and a video signal of the television, and outputting a signal from which the blanking signal is deleted from the R, G, and B drive signals of the television; A comparison unit for comparing the output signal of the blanking signal eliminator with the reference signal set by the variable resistor, a delayer for delaying the synchronization signal output from the synchronization signal separator for a predetermined time, a controller for controlling the frequency generator, and a television A method selection controller for selecting a reception method of a receiver, a reception method of a television and its frequency In the resolution meter of a television receiver comprising a memory for storing the data of the high resolution, and a logic gate for outputting a data read signal by logically combining the output signal of the synchronous signal separator, the comparator and the controller. Logic operation of the output signal and the output signal of the synchronous signal separator is applied to the load and clear terminals, and then loaded and cleared, and the output signal of the comparator shaped by the square wave is counted and stored in the register through the Schmitt trigger circuit applied to the clock terminal. The frequency counter unit, the output signal of the blanking signal separator, and the output signal of the synchronization signal separator are applied to the clear terminal and the load terminal of the count through logic gates, and are loaded and cleared, and then the output signal of the frequency generator is passed through the Schmitt trigger circuit. Frequency count to count and store in register And a comparator for comparing the output of the register of the frequency counter to an input terminal of the comparator, storing the output in a register, and outputting the register to the controller when the register is enabled. Provide a resolution meter.

이하, 본 발명의 바람직한 실시예를 첨부된 도면에 따라 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 텔레비죤 수상기의 해상도측정기의 전체 구성도를 나타낸 것으로서, 도면중, 부호(10)은 주파수 발생기를 나타낸 것이다.1 is a diagram showing the overall configuration of a resolution meter of a television receiver according to the present invention, wherein reference numeral 10 denotes a frequency generator.

상기 주파수 발생기(10)에서 발생된 신호가 고주파 변조기인 RF변조기(200)에 입력되어서, RF신호로 변조된 후 텔레비죤 수상기(300)에 입력되는데, 이 주파수 발생기(10)에서 발생된 신호는 본 발명의 해상도를 측정하기 위한 기준 신호로 사용된다.The signal generated by the frequency generator 10 is input to the RF modulator 200, which is a high frequency modulator, is modulated into an RF signal and then input to the television receiver 300, and the signal generated by the frequency generator 10 is It is used as a reference signal for measuring the resolution of the invention.

상기 주파수 발생기(10)에서 출력된 신호가 텔레비죤 수상기(300)에 입력되면, 텔레비죤 수상기(300)의 출력신호로부터 비데오 신호아 R,G,B구동신호를 추출할 수 있다. 비데오 신호는 동기신호 분리기(20)를 통하여 동기신호가 추출되어 주파수 카운터부(60,65)와 논리합 동작을 수행하는 논리 게이트(72)의 한 입력에 직접 인가됨과 동시에 지연기(25)를 통하여 비교부(55)에 인가된다.When the signal output from the frequency generator 10 is input to the television receiver 300, the video signal R, G and B driving signals may be extracted from the output signal of the television receiver 300. The video signal is directly applied to one input of a logic gate 72 which extracts a synchronous signal through the synchronous signal separator 20 and performs an OR operation with the frequency counters 60 and 65, and simultaneously through the delay unit 25. It is applied to the comparator 55.

또한, 비데오 신호를 입력하는 블랭킹신호 분리기(30)는 블랭킹신호를 추출하여 블랭킹신호 삭제기(40)에 출력하고, 상기 블랭킹신호와 R,G,B구동신호를 입력하는 블랭킹신호 삭제기(40)는 R,G,B구동신호에 나타나는 블랭킹신호를 삭제하여 비교부(50)에 인가하며, 비교부(50)는 가변저항(VR)에 의하여 설정된 기준전압과 상기 블랭킹신호삭제기(40)의 출력신호를 비교하여서 출력된 신호를 주파수카운터부(60)에 인가시키고, 상기한 블랭킹신호 분리기(30)의 출력신호는 상기 주파수 카운터부(60,65)에 동시에 인가된다.In addition, the blanking signal separator 30 for inputting a video signal extracts the blanking signal and outputs the blanking signal to the blanking signal deleter 40, and inputs the blanking signal and the R, G, and B driving signals. ) Deletes the blanking signal appearing in the R, G, B drive signal and applies it to the comparator 50. The comparator 50 is a reference voltage set by the variable resistor VR and the blanking signal deleter 40. Comparing the output signal of the output signal is applied to the frequency counter unit 60, the output signal of the blanking signal separator 30 is applied simultaneously to the frequency counter unit (60, 65).

상기한 주파수 카운터부(60,65)에서 카운트되어 출력되는 각 신호는 비교기(55)에 인가되어 비교되고, 이 비교부(55)에서 비교되어 출력되는 신호는 주파수 발생기(10)를 제어하는 제어기(70)에 인가되며, 또한 논리게이트(72)의 다른 입력단에 인가된다.The signals counted and output by the frequency counters 60 and 65 are applied to the comparator 55 and compared, and the signals that are compared and output by the comparator 55 control the frequency generator 10. Is applied to the other input terminal of the logic gate 72.

그리고, 제어기(70)의 출력신호를 논리 게이트(72)의 또 다른 입력단에 인가되고, 이 논리 게이트(72)의 출력신호는 메모리의 데이터 독출신호로써 메모리(90)에 인가되며, 텔레비죤 방식에 따라 수평 주파수가 다른 것을 기초로 하여 해상도의 정보 데이타를 제어하기 위한 방식 선택 제어기(8)에서 출력되는 어드레스 신호는 주파수카운터부(65)에서 출력되는 어드레스 신호와 함께 메모리(90)에 인가된다.The output signal of the controller 70 is applied to another input terminal of the logic gate 72, and the output signal of the logic gate 72 is applied to the memory 90 as a data read signal of the memory. Is applied to the memory 90 together with the address signal output from the frequency counter 65 to control the information data of the resolution based on the difference in the horizontal frequency. .

상기한 메모리(90)에는 주파수와 텔레비죤 방식에 따른 해상도를 표시하는 정보가 이미 저장되어 있어서 어드레스 신호가 인가되면, 데이터 독출신호에 의하여 독출된 데이타가 출력 구동부(100)를 거쳐서 표시기(110)에 디지탈신호로 디스플레이된다.In the memory 90, information indicating the resolution according to the frequency and the television system is already stored. When an address signal is applied, data read by the data read signal is output through the output driver 100 to display the display 110. Displayed as a digital signal.

상기한 바와같은 구조를 갖는 본 발명의 텔레비죤 수상기의 해상도 측정기의 동작을 각부 파형도로서 도시된 제3도를 참조하여 설명한다.The operation of the resolution meter of the television receiver of the present invention having the structure as described above will be described with reference to FIG.

주파수발생기(10)에서 발생된 신호가 고주파 변조기인 RF변조기(200)에 입력되어서, RF신호로 변조된 후 텔레비죤수상기(300)에 입력된다.The signal generated by the frequency generator 10 is input to the RF modulator 200, which is a high frequency modulator, is modulated into an RF signal and then input to the television receiver 300.

상기 주파수 발생기(10)에서 출력된 신호가 텔레비죤수상기(300)에 입력되면, 텔레비죤 수상기(300)의 출력신호로부터 제3(a)도로 나타낸 바와같이 비데오 신호와 제3(d)도와 같은 R,G,B구동신호룰 추출할 수 있다.When the signal output from the frequency generator 10 is input to the television receiver 300, as shown in the third (a) diagram from the output signal of the television receiver 300, R, such as the video signal and the third (d) diagram, G and B drive signals can be extracted.

제3(a)도에 나타낸 바와같은 비데오 신호는 동기신호분리기(20)를 통하여 제3(c)도와 같이 동기신호가 추출되어 주파수 카운터부(60,65)와 논리 게이트(72)의 한 입력에 직접 인가됨과 동시에 지연기(25)를 통하여 비교부(55)에 인가된다.As shown in FIG. 3 (a), the video signal is extracted through the sync signal separator 20 as shown in FIG. 3 (c), and one input of the frequency counters 60 and 65 and the logic gate 72 is performed. It is applied directly to the comparator 55 through the delay unit 25 at the same time.

또한, 비데오 신호는 블랭킹신호 분리기(30)에 인가되어 제3(b)도에 나타낸 바와같은 블랭킹신호가 추출되어, 블랭킹신호 삭제기(40) 및 비교부(60,65)에 각각 인가된다.In addition, the video signal is applied to the blanking signal separator 30 to extract the blanking signal as shown in FIG. 3 (b) and applied to the blanking signal deleter 40 and the comparators 60 and 65, respectively.

블랭킹신호 삭제기(40)에는 상기 블랭킹 신호 및 텔레비죤수상기(300)로부터 제3(d)도에 나타낸 바와같은 R,G,B구동신호가 각각 입력되므로, 블랭킹신호를 이용하여 제3(e)도에 나타낸 바와같이 R,G,B구동신호에 나타나는 블랭킹신호를 삭제하여 비교부(50)에 출력한다.Since the blanking signal and the television receiver 300 receive the R, G, and B driving signals as shown in FIG. 3 (d), respectively, the blanking signal deleter 40 uses the blanking signal. As shown in the figure, blanking signals appearing in the R, G, and B drive signals are deleted and output to the comparator 50. FIG.

상기한 블랭킹신호가 삭제된 제3(e)도와 같은 R,G,B구동신호가 모니터(CRT)에 출력될 때 사람의 눈에 인식될 수 있는 지를 비교부(50)에서 판별하게 된다. 이때, 비교부(50)는 제3(e)도와 같은 R,G,B구동신호의 피이크치가 가변저항에 의하여 조종되는 기준전압값(일정 DC값)이상이 되는가를 판별하여, 기준 전압이하일 때는 OHz를 출력하고, 기준 전압이상일 때는 주어진 주파수를 그대로 출력한다.The comparison unit 50 determines whether the R, G, and B driving signals, such as the third (e) in which the blanking signal is deleted, can be recognized by the human eye when they are output to the monitor CRT. At this time, the comparator 50 determines whether the peak value of the R, G, B drive signals as shown in FIG. 3 (e) is equal to or greater than the reference voltage value (constant DC value) controlled by the variable resistor. OHz is output and if the reference voltage is over, the given frequency is output as it is.

이때, 비교부(50)의 출력레벨은 TTL레벨에 맞게 보정되어 주파수 카운터부(60)에 인가되고 또한, 상기한 제3(b)도의 블랭킹신호가 인가되므로, 주파수 카운터부(60)는 상기 블랭킹 신호가 하이상태일 때 카운트동작을 시작하여 블랭킹신호가 로우상태로 될 때까지 카운트동작을 계속 수행한다.At this time, the output level of the comparator 50 is corrected according to the TTL level and applied to the frequency counter 60, and the blanking signal of FIG. 3 (b) is applied, so that the frequency counter 60 is When the blanking signal is in the high state, the counting operation is started, and the counting operation is continued until the blanking signal is in the low state.

한편, 주파수 카운터부(65)는 주파수 발생기(10)에서 출력되는 신호를, 상기 주파수 카운터부(60)와 마찬가지로 블랭킹 신호가 하이상태로 될때부터 로우상태로 돨 때까지 카운트한다.On the other hand, the frequency counter 65 counts the signal output from the frequency generator 10 from the time when the blanking signal goes high to the low state similarly to the frequency counter 60.

주파수 카운터부(60,65)에 의하여 카운팅된 데이타는, 제3(c)도와 같은 동기신호 분리기(20)에서 출력된 동기 신호가 하이상태일 때는 주파수 카운터부(60,65)에 있다가 동기신호가 로우상태로 되는 하강에지(falling)에서 비교부(55)에 인가된다.The data counted by the frequency counters 60 and 65 is in the frequency counters 60 and 65 when the synchronization signal output from the synchronization signal separator 20 as shown in FIG. The signal is applied to the comparator 55 at the falling edge at which the signal goes low.

동기신호는 지연기(25)를 거쳐 지연된 다음 비교부(55)에 인가되는데, 동기신호가 비교부(55)에 인가될 때 주파수 비교부(55)는 카운터부(60,65)에서 출력된 신호를 비교한 후 출력신호를 A<B또는 A=B단자를 통하여 제어기(70)에 출력하게 된다.The synchronization signal is delayed through the delay unit 25 and then applied to the comparator 55. When the synchronization signal is applied to the comparator 55, the frequency comparator 55 is output from the counters 60 and 65. After comparing the signals, the output signals are output to the controller 70 through A <B or A = B terminals.

만약, 비교부(55)의 출력이 A<B이면, 카운트(60)의 입력이 OHz가 입력되었다는 것을 의미하므로, 이 주파수는 인식할 수 없는 범위의 주파수이기 때문에 제어기(70)는 주파수발생기(10)의 출력 주파수를 감소(Down)시킨다.If the output of the comparator 55 is A <B, since the input of the count 60 means OHz is input, since the frequency is a frequency in an unrecognized range, the controller 70 generates a frequency generator ( Down the output frequency of 10).

그러나, 비교부(55)의 출력이 A=B가 되면, 이 주파수를 인식하였다는 것을 의미하므로, 이 주파수보다 더 높은 주파스를 인실할 수 있는지를 체크하기 위하여 제어기(70)는 주파수 발생기(10)의 출력 주파수를 상승(Up)시키게 된다.However, when the output of the comparator 55 becomes A = B, it means that the frequency is recognized. Therefore, the controller 70 checks whether the frequency higher than this frequency can be detected. Up the output frequency of 10).

상기한 바와같이, 주파수가 업 또는 다운돨 때, 업 또는 다운되는 범위를 1MHz의 초기 주파수를 주고 업 또는 다운의 방향이 바뀔 때마다 설정주파수의 1/2씩 점프되는 주파수를 줄여 나간다.As described above, when the frequency is up or down, the frequency up or down is given an initial frequency of 1 MHz, and the frequency jumped by 1/2 of the set frequency is reduced every time the up or down direction is changed.

이렇게 하여, 기준 주파수의 출력주파수를 상승 또는 감소시켜 모니터상에 최대한 나타낼 수 있는 주파수가 결정되고, 더 이상 주파수 발생기(10)의 출력을 상승 또는 감소시키는 동작을 멈추게 된다.In this way, by increasing or decreasing the output frequency of the reference frequency to determine the frequency that can be displayed on the monitor to the maximum, the operation of increasing or decreasing the output of the frequency generator 10 is no longer stopped.

따라서, 모니터상에 나타낼 수 있는 최대의 주파수가 결정되어 제어기(70)에 의하여 주파수 발생기(10)의 출력주파수를 제어하는 동작이 완료되면, 제어기(70)는 출력단을 통하여 논리 게이트(72)의 입력단자에 로우상태의 신호를 출력하게 되고, 또한, 최대 주파수가 결정되어 비교부(55)는 A=B출력단자를 통하여 로우상태의 신호를 출럭한다.Therefore, when the maximum frequency that can be displayed on the monitor is determined and the operation of controlling the output frequency of the frequency generator 10 by the controller 70 is completed, the controller 70 passes through the output terminal of the logic gate 72. A low state signal is output to the input terminal, and the maximum frequency is determined, and the comparator 55 outputs a low state signal through the A = B output terminal.

그러므로, 논리 게이트(72)는 상기 두 신호를 입력으로하여, 동기 신호가 로우상태로 될 때 로우상태의 신호를 출력한다.Therefore, the logic gate 72 receives the two signals as inputs and outputs a low state signal when the synchronization signal goes low.

논리 게이트(72)의 로우상태의 출력신호는 메모리의 데이터 독출신호(RD)로써 메모리(90)에 인가되므로, 메모리(90)로 부터 데이타를 읽어 낼 수 있다.Since the output signal in the low state of the logic gate 72 is applied to the memory 90 as the data read signal RD of the memory, data can be read from the memory 90.

이때, 메모리(90)로부터 읽어오는 데이타는, 주파수 발생기(10)에서 출력된 신호를 카운트하는 주파수 카운트부(65)의 출력에 의하여 메모리(90)의 어드레스가 지정되어, 지정된 어드레스내에 저장된 데이타가 출력되는 것이다.At this time, the data read from the memory 90 is addressed to the memory 90 by the output of the frequency count unit 65 that counts the signal output from the frequency generator 10, and the data stored in the specified address is stored. Is the output.

방식선택 제어기(80)에서 출력된 어드레스 신호가 메모리(90)에 입력되는데, 텔레비죤 방식에 따라 수평 주파수가 틀려 같은 주파수라도 텔레비죤 방식에 따라 나타낼 수 있는 해상도가 틀려지기 때문에, 방식선택 제어기(80)는 이를 제어하는 역할을 한다.The address signal output from the method selection controller 80 is input to the memory 90. Since the horizontal frequency is different according to the television method, the resolution that can be represented according to the television method is different. Plays a role in controlling this.

즉, 주파수 카운트(65)와 방식선택 제어기(80)에서 출력되는 정보를 메모리(90)의 어드레스로 사용하여 지정된 번지내에 있는 데이타를 독출하여 표시기(110)에 의하여 표시되는 것이다.That is, using the frequency count 65 and the information output from the method selection controller 80 as the address of the memory 90, the data in the designated address is read out and displayed by the display 110.

즉, 메모리(90)는 주파수와 텔레비죤 방식에 따라 해상도를 나타내는 정보가 저장되어 있어서, 텔레비죤의 비데오신호와 R,G,B구동신호에서 해상도를 측정한 다음 측정주파수에 따라 메모리(90)에서 해상도 데이터를 독출하여 출력 구동부(100)를 거쳐 표시기(110)에 디지탈 데이터로 디스플레이된다.That is, the memory 90 stores information indicating the resolution according to the frequency and the television method, so that the resolution is measured in the video signal of the television and the R, G, and B drive signals, and then the resolution is measured in the memory 90 according to the measurement frequency. The data is read and displayed on the display 110 as digital data via the output driver 100.

제2도는 주파수 발생기(10)의 출력신호를 카운팅하는 주파수 카운터부(65)와 비교부(50)의 출력을 카운팅하는 주파수 카운터부(60)와 상기 주파수 카운터부(60,65)의 출력을 비교하는 비교부(55)의 상세도를 나타낸 것이고, 제4도는 제3도의 각부 파형도를 나타낸 것이다.2 shows the frequency counter unit 65 counting the output signal of the frequency generator 10 and the frequency counter unit 60 counting the output of the comparator 50 and the outputs of the frequency counter units 60 and 65. The detail of the comparison part 55 to compare is shown, and FIG. 4 shows the waveform diagram of each part of FIG.

본 발명의 텔레비죤 해상도 측정기에 있어 텔레비죤 수상기에 디스플레이되는 화면의 해상도를 측정하기 위하여 주파수 발생기(10)의 출력과 비교부(50)의 출력을 카운팅하여 비교부(55)로 비교하는 동작을 설명하면, 다음과 같다.In the television resolution measuring apparatus of the present invention, an operation of counting the output of the frequency generator 10 and the output of the comparator 50 in order to measure the resolution of the screen displayed on the television receiver will be described. , As follows.

제1도의 비교부(50)에서 출력되는 정형파 신호는 저항(R1-R4), 연산증폭기(OP1) 및 제너 다이오드(D1)로 구성된 슈미트 트리거회로룰 통하여 구형파 신호로 되어 앤드게이트(G5)의 한 입력에 인가되고, 앤드 게이트(G5)의 다른 입력단에는 제1도의 블랭킹 신호 분리기(30)의 출력이 인가되므로, 블랭킹 신호가 하이상태 일때만 앤드 게이트(G5)의 출력단에는 구형파 신호가 출력되어 오아 게이트(G6)의 한 입력에 인가되도록 연결한다.The square wave signal output from the comparator 50 of FIG. 1 becomes a square wave signal through the Schmitt trigger circuit composed of the resistors R1-R4, the operational amplifier OP1, and the zener diode D1, and the Since the output of the blanking signal separator 30 of FIG. 1 is applied to the other input terminal of the AND gate G5, the square wave signal is output to the output terminal of the AND gate G5 only when the blanking signal is high. Connect to be applied to one input of OR gate G6.

한편, 제1도의 주파수 발생기(10)의 정현파 출력신호는 저항(R5-R8), 연산증폭기(OP2) 및 제너다이오드(D2)로 구성된 슈미트 트리거회로를 통하여 구형파 신호로 되어 반전게이트(G8-G11)를 통하여 카운터(CT2)의 클럭단자(CK)에 인가됨과 동시에 앤드 게이트(G2)의 한 입력에 인가되고, 다른 입력에는 블랭킹 신호 분리기(30)에서 출력된 신호가 반전되어 인가 되며, 상기 앤드 게이트(G2)의 출력이 반전게이트(G3-G4)를 통하여 상기 오아 게이트(G6)의 다른 입력에 인가되어 그 출력이 카운터(CT1)의 클럭단자(CK)에 입력되도록 연결한다.Meanwhile, the sinusoidal output signal of the frequency generator 10 of FIG. 1 becomes a square wave signal through a Schmitt trigger circuit composed of a resistor R5-R8, an operational amplifier OP2, and a zener diode D2, thereby inverting the gates G8-G11. Is applied to the clock terminal CK of the counter CT2 and to one input of the AND gate G2, and the signal output from the blanking signal separator 30 is inverted and applied to the other input. An output of the gate G2 is applied to the other input of the OR gate G6 through the inverting gates G3-G4, and the output is connected to the clock terminal CK of the counter CT1.

또한, 동기신호 분리기(20)의 출력신호와 블랭킹 신호분리기(30)의 출력신호를 입력하는 노아 게이트(G1)의 출력이 상기 카운트(CT1,CT2)의 로드단자(LD)에 각각 인가되고, 각각의 인에이블단자(EP와 ET)에는 블랭킹신호분리기(30)의 출력신호가 인가되며, 각각의 클리어단자(CR)에는 동기신호 분리기(20)의 출력신호가 인가되고, 각각의 데이타 입력단자(DATA)는 접지되어 그 출력(OUT)이 레지스터(RG1), (RG2)의 입력단자(IN)에 각각 인가되도록 연결한다.In addition, the output of the NOR gate G1 for inputting the output signal of the synchronization signal separator 20 and the output signal of the blanking signal separator 30 is applied to the load terminals LD of the counts CT1 and CT2, respectively. The output signal of the blanking signal separator 30 is applied to each of the enable terminals EP and ET, and the output signal of the sync signal separator 20 is applied to each of the clear terminals CR. DATA is grounded and is connected such that its output OUT is applied to the input terminals IN of the resistors RG1 and RG2, respectively.

블랭킹신호 분리기(30)의 출력신호와 오아게이트(G6)의 출력신호를 입력으로 하는 낸드 게이트(G7)의 출력이 레지스터(RG1)의 인에이블 단자(EN)에 인가되고, 게이트(G8-G11)를 통한 구형파신호와 블랭킹신호 분리기(30)의 출력신호를 입력으로하는 낸드 게이트(G12)의 출력이 레지스터(RG2)의 인에이블 단자(EN)에 인가되어 그 출력(OUT)이 비교기(CMP)의 입력(IA),(IB)에 각각 인가되도록 연결한다.The output of the NAND gate G7, which inputs the output signal of the blanking signal separator 30 and the output signal of the OR gate G6, is applied to the enable terminal EN of the register RG1, and the gates G8-G11. The output of the NAND gate G12, which inputs the square wave signal and the output signal of the blanking signal separator 30, is applied to the enable terminal EN of the register RG2 so that the output OUT is the comparator CMP. ) To be applied to inputs (IA) and (IB) respectively.

동기신호 분리기(20)의 출력신호가 인에이블단자(EN)에 인가되는 레지스터(RG3)의 입력단자(IN)에 상기 비교기(CMP)의 출력(OUT)이 인가되어 그 출력(OUT)이 제어기(70)에 인가되도록 연결 구성되어 있다.The output OUT of the comparator CMP is applied to the input terminal IN of the register RG3 to which the output signal of the synchronization signal separator 20 is applied to the enable terminal EN so that the output OUT is controlled. It is configured to be applied to 70.

상기한 바와같은 구성을 갖는 비교기(55)와 주파수 카운터(60,65)의 동작을 설명한다.The operation of the comparator 55 and the frequency counters 60 and 65 having the above configuration will be described.

가변저항(VR)에 의하여 설정된 기준치와 블랭킹신호 삭제기(40)의 출력신호를 비교하는 비교기(50)의 정현파 출력(제4(a)도)은 슈미트 트리거회로를 통하여 제4(b)도와 같이 구형파로 되어 앤드 게이트(G5)의 한 입력에 인가된다.The sine wave output (figure 4 (a)) of the comparator 50 comparing the reference value set by the variable resistor VR with the output signal of the blanking signal canceller 40 is shown in FIG. 4 (b) through the Schmitt trigger circuit. Similarly, it becomes a square wave and is applied to one input of the AND gate G5.

따라서, 블랭킹 신호가 하이상태일 때만 앤드 게이트(G5)를 통하여 앤드 게이트(G6)의 한 입력으로 구형파 출력이 인가된다.Therefore, the square wave output is applied to one input of the AND gate G6 through the AND gate G5 only when the blanking signal is high.

이때, 오아 게이트(G6)의 다른 입력단에 연결된 논리게이트(G2-G4)는 블랭킹 기간동안 주파수 발생기(10)의 출력신호를 통과시키고, 직렬연결된 반전 게이트(G3,G4)는 지연시간을 고려한 것이며, 이 신호는 블랭킹기간동안 오아 게이트(G6)를 통하여 카운터터(CT1)의 클럭단자에 인가된다.At this time, the logic gate G2-G4 connected to the other input terminal of the OR gate G6 passes the output signal of the frequency generator 10 during the blanking period, and the inverted gates G3 and G4 connected in series take into consideration the delay time. This signal is applied to the clock terminal of the counter counter CT1 through the OR gate G6 during the blanking period.

한편, 주파수 발생기(10)의 출력신호도 연산증폭기(OP2), 저항(R5-R8) 및 제너다이오드(D2)로 구성된 슈미트 트리거회로를 통하여 구형파로 된후 반전 게이트(G8-G11)를 통하여 카운터(CT2)의 클럭단자(CK)에 인가된다.On the other hand, the output signal of the frequency generator 10 also becomes a square wave through the Schmitt trigger circuit composed of the operational amplifier OP2, the resistors R5-R8, and the zener diode D2, and then the counter (inverted gates G8-G11). It is applied to the clock terminal CK of CT2).

제5(a)도, 제5(b)도에 나타낸 바와같은, 블랭킹신호와 동기신호가 주파수 카운터부(60,65)에 인가되면, 동기분리신호와 블랭킹신호가 익스클루시브 오아게이트(G1)를 거쳐 제5(c)도와 같은 신호가 카운터(CT1,CT2)의 로드간자(LD)에 인가되어 카운터(CT1,CT2)를 로드시키게 된다. 이때, 로드 입력(A)이 카운터(CT1,CT2)에 인가된 후 로드상태의 동기신호가 카운터(CT1,CT2)의 클리어단자(CR)에 인가되어 클리어되므로, 첫번째 로드신호(A)는 무의미하다.When the blanking signal and the synchronization signal are applied to the frequency counters 60 and 65 as shown in FIG. 5 (a) and FIG. 5 (b), the sync separation signal and the blanking signal are the exclusive oragate G1. A signal as shown in FIG. 5 (c) is applied to the load gland LD of the counters CT1 and CT2 to load the counters CT1 and CT2. At this time, since the load input A is applied to the counters CT1 and CT2 and the load state synchronization signal is applied to the clear terminal CR of the counters CT1 and CT2, the first load signal A is meaningless. Do.

따라서, 카운터(CT1,CT2)가 클리어된 후 두번째 로드입력(B)가 로드단자(LD)에 입력되면 데이터가 입력되는데, 데이터 입력이 접지되어 있으므로 입력데이타는 모두 0이 되고, 카운터(CT1,CT2)의 출력은 0이 된다.Therefore, when the second load input B is input to the load terminal LD after the counters CT1 and CT2 are cleared, data is input. Since the data input is grounded, the input data is all zero, and the counters CT1, The output of CT2) is zero.

두번째 로드신호가 입력된 후 블랭킹신호가 제5(a)도에서처럼 하이상태로 되면, 제4(b)도의 슈미트 트리거회로의 구형파 출력이 카운터(CT1),(CT2)의 클럭단자(CK)에 인가되어 카운터(CT1,CT2)는 카운트 동작을 수행한다.After the second load signal is input, when the blanking signal becomes high as shown in FIG. 5 (a), the square wave output of the Schmitt trigger circuit of FIG. 4 (b) is applied to the clock terminals CK of the counters CT1 and CT2. The counters CT1 and CT2 are applied to perform a count operation.

카운터(CT1,CT2)의 출력은 블랭킹신호가 하이상태이고, 슈미트 트리거회로에서 출력되는 클럭이 하이상태일 때 낸드 게이트(G17,G12)의 출력이 로우상태로 되어 레지스터(RG1,RG2)가 인에이블될 때 레지스터(RG1,RG2)에 입력되어 저장된다.When the blanking signal is high and the clock output from the Schmitt trigger circuit is high, the outputs of the counters CT1 and CT2 become low when the outputs of the NAND gates G17 and G12 are low. When enabled, they are input and stored in registers RG1 and RG2.

그러므로, 블랭킹신호가 로우상태로 되기직전의 주파수가 레지스터(RG1,RG2)에 저장된다. 레지스터(RG1)의 출력은 메모리(90)의 어드레스단자에 인가됨과 동시에 비교기(CMP)의 입력단자(IA)로 인가되고, 레지스터(RG2)의 출력은 비교기(CMP)의 입력단자(IB)에 인가되므로, 비교기(CMP)는 두 입력을 비교하여 출력신호(A=B, A<B)를 레지스터(RG3) 출력한다. 레지스터(RG3)에 인가된 비교기(CMP)의 출력은 동기신호가 로우상태로 될 때 레지스터(R3)가 인에이블되므로 레지스터(RG3)에 인가된 비교기(CMP)의 출력은 제1도의 제어기(70)에 인가된다.Therefore, the frequency immediately before the blanking signal goes low is stored in the registers RG1 and RG2. The output of the register RG1 is applied to the address terminal of the memory 90 and to the input terminal IA of the comparator CMP, and the output of the register RG2 is input to the input terminal IB of the comparator CMP. Since it is applied, the comparator CMP compares the two inputs and outputs the output signals A = B and A <B to the register RG3. Since the output of the comparator CMP applied to the register RG3 is enabled when the synchronization signal goes low, the output of the comparator CMP applied to the register RG3 is the controller 70 of FIG. Is applied.

따라서, 비교기(CMP)의 출력신호(A=B 또는 A<B)가 입력되는 제어기(70)는 출력신호에 따라 제1도에서 설명한 바와같이 주파수 발생기(10)를 제어하는 동작을 수행하게 된다.Accordingly, the controller 70 to which the output signal A = B or A <B of the comparator CMP is input performs the operation of controlling the frequency generator 10 as described in FIG. 1 according to the output signal. .

상기한 바와같은 본 발명에 의하면, 비데오 신호가 텔레비죤 수상기에 디스플레이될 때의 텔레비죤의 해상도를 측정하여 정확한 디지탈 테이타로 출력할 수 있으며, 또한, 텔레비죤의 칼라 필터 특성도 알 수 있다.According to the present invention as described above, the resolution of the television when the video signal is displayed on the television receiver can be measured and output as accurate digital data, and the color filter characteristics of the television can also be known.

Claims

A frequency generator for generating a reference clock, a synchronous signal separator for inputting a video path of a television to output a synchronous signal, a blanking signal separator for inputting a video signal of a television to separate blanking signals, and an output from the blanking signal separator A blanking signal canceller for inputting the blanking signal and the video signal of the television and deleting the blanking signal from the R, G, and B drive signals of the television; and a reference set by the output signal and the variable resistor of the blanking signal canceller. A comparator for comparing the signals, a delay for delaying the synchronous signal output from the synchronous signal separator for a predetermined time, a controller for controlling the frequency generator, a method selection controller for selecting a reception method of the television, and a reception of the television The memory storing the resolution data according to the method and the frequency thereof; In the resolution measuring unit of the television receiver including a logic gate for outputting a data read signal by logical sum of the signal separator, the comparator and the output signal of the controller, the output signal and the synchronization signal separator 30 of the blanking signal separator 30 The output signal is applied to the load terminal LD and the clear terminal CR of the counter CT1 by performing a logic operation with the logic gates G1-G6 to load and clear the counter CT1, and to the clock terminal CK. A frequency counter unit 60 which counts the output signal of the comparator 50, which is shaped into a square wave through an applied Schmitt trigger circuit, and stores the output signal in the register RG1, and the output signal of the blanking signal separator 30; The output signal of the synchronization signal separator 30 is logic-operated with logic gates G1-G6 to be applied to the clear terminal CR and the load terminal LD of the count CT2 so that the count CT2 is loaded and cleared. Schumi applied to the clock terminal CK A frequency counter 65 for counting the output signal of the frequency generator 10 shaped into a square wave via a trigger circuit and storing it in a register RG2, and a register RG1 of the frequency counters 60 and 65; The output of the RG2 is inputted to the input terminals IA and IB of the comparator CMP, and the output is stored in the register RG3, and then the controller RG3 is enabled when the register RG3 is enabled. And a comparator 55 for outputting to 70).