KR890002883Y1 - Signal conversion circuit - Google Patents

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Abstract

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Description

신호 변환회로Signal conversion circuit

제1도는 종래의 신호 변환 회로도.1 is a conventional signal conversion circuit diagram.

제2도는 제1도 각부의 파형도.2 is a waveform diagram of each part of FIG.

제3도는 본 고안의 신호 변환 회로도.3 is a signal conversion circuit diagram of the present invention.

제4도는 제3도 각부의 파형도.4 is a waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

OP1-OP3: 연산증폭기 FF1-FF5: 플립플톱OP 1 -OP 3 : Operational Amplifiers FF 1 -FF 5 : Flip Flop Top

SW1SW3: 전자스위치 MM : 모노멀티SW 1 SW 3 : Electronic switch MM: Mono multi

D1-D3: 다이오드 C1,C2: 콘덴서D 1 -D 3 : Diodes C 1 , C 2 : Condenser

본 고안은 그림 및 문자 등을 전송하는 팩시밀리등과 같은 기기에 있어서, 포토 다이오드 어레이(array)등으로 독취한 신호와같이 진폭 변조된 펄스신호 즉, 이산(離散)적인 신호를 연속 아날로그 신호로 변환하는 신호 변환 회로에 관한 것이다.The present invention converts a pulse-modulated pulse signal, that is, a discrete signal into a continuous analog signal, such as a signal read by a photodiode array, etc., in a device such as a facsimile lamp that transmits pictures and characters. It relates to a signal conversion circuit.

종래의 신호 변환 회로는 제1도에 도시한 바와 같이 신호 입력단자(SI)를 비교기(COM1-COM4)의 비반전입력단자(+)에 공통 접속하고, 비교기(COM1-COM4)의 반전입력단자(-)에는 전원단자(Vcc)에 직렬로 접속된 저항(R1, R2) (R3, R4) (R5, R6) (R7, R8)의 접속점을 접속하여 그의 출력측을 클럭단자(CK1-CK4)에 클럭신호 입 력 단 자 (CLK)가 접속된 플립플롭(FF1-FF4)의 입력단자(J1-J4)에 접속함과 아울러 그 접속점을 인버터(I1-I4)를 통해 플립플롭(FF1-FF4)의 입력단자(K1-K4)에 접속하여, 플립플롭(FF1-FF4)의 출력단자(Q1-Q4)는 전원단자(Vcc)에 직렬로 접속된 저항(R14) (R15)의 접속점이 비반전입력단자(+)에 접속된 연산증폭기(OP1)의 반전입력단자(-)에 저항(R9-R12)을 통해 접속함과 아울러 그 접속점을 저항(R13)을 통해 연산증폭기(OP1)의 출력측 및 신호 출력단자(SO)에 접속하여 구성하였다.Conventional signal conversion circuit includes a comparator to the signal input terminal (SI), as shown in Figure 1 (COM 1 -COM 4) commonly connected to the non-inverting input terminal (+) and a comparator (COM 1 -COM 4) of the inverting input terminal (-) is the connection point of the resistors (R 1, R 2) ( R 3, R 4) (R 5, R 6) (R 7, R 8) connected in series to the power supply terminal (Vcc) And the output side thereof is connected to the input terminals (J 1 -J 4 ) of the flip-flops (FF 1 -FF 4 ) to which the clock signal input terminals (CLK) are connected to the clock terminals (CK 1 -CK 4 ). In addition, the connection point is connected to the input terminals K 1 -K 4 of the flip-flops FF 1 -FF 4 through the inverters I 1 -I 4 , and the output terminals of the flip-flops FF 1- FF 4 ( Q 1 -Q 4 ) is the inverting input terminal (OP 1 ) of the operational amplifier OP 1 whose connection point of the resistor R 14 (R 15 ) connected in series to the power supply terminal Vcc is connected to the non-inverting input terminal (+). -) Through the resistors (R 9- R 12 ) and the connection point through the resistor (R 13 ) to the output of the operational amplifier (OP 1 ) It was configured by connecting to the side and signal output terminal SO.

이와 같이 구성된 종래의 신호 변환 회로는 신호 입력단자(SI)로 제2a도에 도시한 바와 같이 이산적인 신호가 입력되어 비교기(COM1-COM4)의 비반 전 입 력단자(+)에 인가되고, 전원단자(Vcc)의 전원이 저항(R1, R2)(R3, R4)(R5, R6)(R7, R8)에 의해 분할되어 비교기(COM1-COM4)의 반전입력단자(-)에 일정기준전압(Vr1-Vr4)이 인가되면, 비교기(COM1-COM4)의 출력측에는 제2b도-제2e도에 도시한 바와 같이 펄스 신호가 출력되어 플립플롭(FF1-FF4)의 입력단자(J1-J4)에 인가됨과 아울러 인버터(I1-I4)를 통해 반전되어 플립플롭(FF1-FF4)의 입력단자(K1-K4)에 인가되므로 플립플롭(FF1-FF4)은 제2f도에 도시한 바와 같이 클럭신호 입력단자(CLK)로 입력되어 클럭단자(CK1-CK4)에 인가되는 클럭신호에 따라 그의 출력단자(Q1-Q4)로 제2g도-제2j도에 도시한 바와 같이 출력되고, 그 출력된 펄스신호는 저항(R9-R12)을 통해 연산증폭기(OP1)의 반전 입력단자(-)에 인가되어 그의 비반전입력단자(+)에 인가된 기준전압과 연산되므로 연산증폭기(OP1)의 출력측에는 제2k도에 도시한 바와 같이 연속 아날로그 신호가 출력된다.In the conventional signal conversion circuit configured as described above, a discrete signal is input to the non-inverting input terminal (+) of the comparators COM 1 to COM 4 as shown in FIG. 2A as the signal input terminal SI. The power supply of the power supply terminal (Vcc) is divided by the resistors (R 1 , R 2 ) (R 3 , R 4 ) (R 5 , R 6 ) (R 7 , R 8 ) and the comparator (COM 1 -COM 4 ) When a constant reference voltage (V r1- V r4 ) is applied to the inverting input terminal (-) of the pulse signal is output to the output side of the comparators (COM 1- COM 4 ) as shown in Figures 2b to 2e input terminal of the flip-flop (FF 1 -FF 4) as soon applied to the input terminal (J 1 -J 4) of the well is inverted via an inverter (I 1 -I 4) flip-flops (FF 1 -FF 4) (K 1 -K 4 ), the flip-flops FF 1 -FF 4 are input to the clock signal input terminal CLK and applied to the clock signals applied to the clock terminals CK 1 -CK 4 , as shown in FIG. 2F. According to the output terminals (Q 1 -Q 4 ) shown in FIG. And the output pulse signal is applied to the inverting input terminal (-) of the operational amplifier OP 1 through the resistors R 9 -R 12 and applied to the non-inverting input terminal (+) thereof. As a result, the continuous analog signal is output to the output side of the operational amplifier OP 1 as shown in FIG.

그러나, 이와 같은 종래의 신호 변환 회로는 그 구성이 복잡하고 많은 부품이 소요되어 생산원가가 상승함은 물론 비교기(COM1-COM4) 및 연산증폭기(OP1)에 일정 기준전압이 인가되게 조절해야되므로 그 조절작업이 번거롭고, 많은 시간이 소요되는 결함이 있었다.However, such a conventional signal conversion circuit is complicated in its construction and requires many components, thereby increasing production costs and adjusting a constant reference voltage to be applied to the comparators COM 1 to COM 4 and the operational amplifier OP 1 . The adjustment was cumbersome and time consuming because there was a defect.

본 고안은 이와 같은 종래의 결함을 감안하여, 조절이 간편한 간단한 구성의 신호 변환 회로를 안출한 것으로, 이를 첨부된 제3도 및 제4도의 도면에 의하여 상세히 설명하면 다음과 같다.The present invention has been made in view of the above conventional defects, and devised a signal conversion circuit of a simple configuration that is easy to adjust, described in detail with reference to the accompanying drawings 3 and 4 as follows.

제3도는 본 고안의 신호 변환 회로도로서, 이에 도시한 바와 같이 신호입력단자(SI)를 다이오드(D1)를 통해 콘덴서(C1) 및 제어단자에 클럭신호 입력단자 (CLK1)가 접속된 전자스위치(SW1), 연산증폭기(OP2)의 비반전입력단자(+)에 접속하여 연산증폭기(OP2)의 출력측을 가동단자가 신호출력단자(SO)에 접속된 전자스위치(SW2)의 일측 고정단자(a2)에 접속함과 아울러 그 접속점을 다이오드(D2)를 통해 콘덴 서(C2) 및 전자스위치(SW2), 연산증폭기(OP3)의 비반전입력단자(+)에 접속하고, 연산증폭기(OP3)의 출력측은 그의 반전입력단자(-) 및 전자스위치(SW3)의 타측 고정단자(b2)에 접속함과 아울러 그 접속점을 저항(R14)을 통해 연산증폭기(OP1)의 반전입력단자(-)에 접속하여 그 접속점을 다이오드(D3)를 통해 연산증폭기(OP2)의 출력측에 접속하는 한편, 상기 신호입력단자(SI)를 모노멀티(MM)를 통해 전자스위치(SW3)의 제어단자 및 노아게이트(NOR1)의 일측입력단자에 접속하고, 노아게이트(NOR1)의 타측입력단자에는 클럭신호입력단자(CLK1)를 접속하여 노아게이트(NOR1)의 출력측을 입력단자(J5)(K5)가 전원단자(Vcc)에 접속된 플립플롭(FF5)의 클럭단자(CK5)에 접속하며, 플립플롭(FF5)의 출력단자(Q5)는 상기 전자스위치(SW2)의 제어단자에 접속하여 구성한 것으로 상기에서 전자스위치(SW1)(SW3)는 그의 제어단자에 고전위가 인가될 때 단락하게 하고, 전자스위치(SW2)는 제어단자에 고전위가 인가될 때 가동단자가 일측고정단자(a2)에 단락되게 한다.3 is a signal conversion circuit diagram of the present invention, in which a signal input terminal SI is connected to a capacitor C 1 and a control terminal CLK 1 via a diode D 1 as shown in FIG. an electronic switch connected to the electronic switch (SW 1), the operational amplifier (OP 2) the non-inverting input terminal (+) the operational amplifier (OP 2), the movable terminal is a signal output terminal (SO) the output side of the connection to the (SW 2 ) non-inverting input terminal of the condenser (C 2) and the electronic switch (SW 2), operational amplifier (OP 3), a junction box and addition, the connection point on one side of the fixed terminal (a 2) via a diode (D 2) of the ( +), And the output side of the operational amplifier OP 3 is connected to its inverting input terminal (-) and the other fixed terminal (b 2 ) of the electronic switch (SW 3 ), and the connection point is connected to the resistor (R 14 ). through the inverting input terminal of the operational amplifier (OP 1) (-) connected to that connected to the output side of the operational amplifier (OP 2) through the diode (D 3) to the connection point Meanwhile, the signal input terminal (SI) over a Mono multi (MM) coupled to one input terminal of the control terminal, and a NOR gate (NOR 1) of the electronic switch (SW 3), and the other input of the NOR gate (NOR 1) The clock signal input terminal CLK 1 is connected to the terminal, and the output side of the NOA gate NOR 1 is connected to the clock terminal of the flip-flop FF 5 having the input terminal J 5 (K 5 ) connected to the power supply terminal Vcc. (CK 5) and connected to a flip-flop (FF 5) an output terminal (Q 5) is the electronic switch the electronic switch (SW 1) in the as configured by connecting the control terminal of the (SW 2) (SW 3) of the When the high potential is applied to the control terminal thereof, the electronic switch SW 2 causes the movable terminal to be shorted to one side fixed terminal a 2 when the high potential is applied to the control terminal.

이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effect of the present invention configured in this way in detail as follows.

전원단자(Vcc)에 전원이 인가되고, 클럭신호입력단자(CLK1) 및 신호 입력단자(SI)에 제4a도 및 제4b도에 도시한 바와 같이 클럭신호 및 이산적인 신호가 각기 입력되면, 클럭신호 입력단자(CLK1)의 클럭신호에 의해 전자 스위치(SW1)가 단락되어 콘덴서(C1)에 충전된 전위가 방전된 후, 신호입력단자(SI)의 이산적인 신호가 다이오드(D1)를 통해 콘덴서(C1)에 충전되어 전자스위치(SW1)가 다시 단락될 때까지 일정크기의 전압을 연산증폭기(OP2)의 비반전입력단자(+)에 계속 인가하게 되므로 연산증폭기(SW2)의 출력측에는 제4c도에 도시한 바와 같이 이산적인 신호에 따라 일정크기를 가지는 펄스신호가 출력되어 전자스위치(a2)의 일측고정단자(D2)에 인가됨과 아울러 다이오드(D2)를 통해 콘덴서(C2)에 충전되고, 이때, 신호입력단자(SI)의 이산적인 신호가 모노멀티(MM)에 입력되어 모노멀티(MM1)의 출력단자에는 제4d도에 도시한 바와 같이 펄스신호가 출력되고,그 출력된 펄스신호는 전자스위치(SW3)의 제어단자에 인가되어 그를 단락시키게 되므로 콘덴서(C2)에는 모노멀티(MM)에서 펄스신호가 출력된 후부터 연산증폭기(OP2) 출력펄스전압이 충전되면서 연산 증 폭 기 (OP3)의 비반전입력단자(+)에 인가되고, 이에 따라 연산증폭기(OP3)의 출력측에는 제4e도에 도시한 바와 같이 펄스신호가 출력되어 전자스위치(SW2)의 타측고정단자(b2)에 인가된다.When power is applied to the power supply terminal Vcc and clock signals and discrete signals are respectively input to the clock signal input terminal CLK 1 and the signal input terminal SI as shown in FIGS. 4A and 4B, After the electronic switch SW 1 is shorted by the clock signal of the clock signal input terminal CLK 1 and the potential charged in the capacitor C 1 is discharged, the discrete signal of the signal input terminal SI is diode D. 1 ) The capacitor C 1 is charged through the capacitor C 1 and the voltage is continuously applied to the non-inverting input terminal (+) of the operational amplifier OP 2 until the electronic switch SW 1 is shorted again. On the output side of (SW 2 ), as shown in FIG. 4C, a pulse signal having a predetermined magnitude is output according to a discrete signal and applied to one fixed terminal D 2 of the electronic switch a 2 and a diode D 2 ) is charged to the capacitor (C 2 ), at this time, the discrete signal of the signal input terminal (SI) Is input to the mono multi (MM) and a pulse signal is output to the output terminal of the mono multi (MM 1 ) as shown in FIG. 4d, and the output pulse signal is applied to the control terminal of the electronic switch SW 3 . Since the capacitor C 2 is charged with the output amplifier voltage of the operational amplifier OP 2 after the pulse signal is output from the mono multi (MM), the non-inverting input terminal of the operational amplifier OP 3 (+) ), And as a result, a pulse signal is output to the output side of the operational amplifier OP 3 and applied to the other fixed terminal b 2 of the electronic switch SW 2 .

그리고 클럭신호입력단자(CLK1)의 클럭신호와 모노털티(MM)의 출력펄스 신호는 노아게이트(NOR1)의 입력단자에 인가되어 노아게이트(NOR1)의 출력측에는 제4f도에 도시한 바와 같이 펄스신호가 출력되고, 그 출력된 펄스신호는 플립플롭(FF5)의 클럭단자(CK5)에 입력되므로 플립플롭(FF5)의 출력단자(Q5)에는 제4g도에 도시한 바와 같이 펄스신호가 출력되어 전자스위치(SW2)의 제어단자에 인가되고, 이에 따라 전자스위치(SW2)는 플립플롭(FF5)에서 고전위가 출력될 때 가동단자가 일측고정단자(a2)에 단락되어 상기 연산증폭기(OP2)에서 출력된 제4c도의 펄스신호가 전자스위치(SW2)를 통해 신호출력단자(SO)로 출력되고, 플립플롭(FF5)에서 저전위가 출력될 때 가동단자가 타측고정단자(b2)에 단락되어 상기 연산증폭기 (OP3)에서 출력된 제4e도의 펄스신호가 전자스위치(SW2)를 통해 신호출력단자(SO)로 출력되므로 신호출력단자(SO)에는 제4h도에 도시한 바와같이 연속 아날로그 신호가 출력된다.In addition, the output pulse signal of the clock signal and the mono teolti (MM) of the clock signal input terminal (CLK 1) is applied to the input terminal of the NOR gate (NOR 1) as shown in claim 4f also the output side of the NOR gate (NOR 1) a pulse output, as described, that the output pulse signal is input to the clock terminal (CK 5) of the flip-flop (FF 5), the output terminal (Q 5) of the flip-flop (FF 5) shown in claim 4g Fig. the pulse signal is output is applied to the control terminal of the electronic switch (SW 2) as described, so that the electronic switch (SW 2) is a flip-flop (FF 5) has one side fixed terminals the movable terminal when the output high potential in (a 2 ) the pulse signal of FIG. 4c output from the operational amplifier OP 2 is output to the signal output terminal SO through the electronic switch SW 2 , and the low potential is output from the flip-flop FF 5 . 4e outputted from the operational amplifier OP 3 by shorting the movable terminal to the other fixed terminal b 2 when Since the switch signal is output to the signal output terminal SO through the electronic switch SW 2 , the continuous analog signal is output to the signal output terminal SO as shown in FIG. 4h.

이상에서 설명한 바와 같이 본 고안은 간단한 회로의 구성으로 이산적인 신호를 연속 아날로그 신호로 변환하여 출력시키는 것으로, 제작이 용이하고, 생산원가가 절감됨은 물론 모노멀티(MM)의 시정수만을 조절하여 그 조절 작업이 매우 간편한 효과가 있다.As described above, the present invention converts a discrete signal into a continuous analog signal with a simple circuit configuration and outputs it, which is easy to manufacture, reduces production costs, and adjusts only the time constant of the monomulti (MM). The adjustment is very easy.

Claims (1)

신호입력단자(SI)를 다이오드(D1)를 통해 콘덴서(C1) 및 가동단자가 클럭신호입력단자(CLK1)에 접속된 전자스위치(SW1), 연산증폭기(OP2)의 비반전입력단자(+)에 접속하고, 연산증폭기(OP2)의 출력측은 다이오드(D2)를 통해 콘덴서(C2) 및 전자스위치(SW3), 연산증폭기(OP3)의 비반전입력단자(+)에 접속하여 그 연산증폭기(OP2)(OP3)의 출력측을 가동단자가 신호출력단자(SO)에 접속된 전자스위치(SW2)의 일측 및 타측고정단자(a2)(b2)에 접속하는 한편, 신호입력단자(SI)를 모노멀티(MM)를 통해 상기 전자스위치(SW3)의 제어단자에 접속함과 아울러 그 접속점을 클럭신호입력단자(CLK1)와 함께 노아게이트(NOR1)를 통해 플립플롭(FF5)의 클럭 단자(CK5)에 접속하고, 플립플롭(FF5)의 출력단자(Q5)는 상기 전자스위치(SW2)의 가동단자에 접속하여 구성함을 특징으로 하는 신호 변환회로.Non-inverting of the electronic switch SW 1 and the operational amplifier OP 2 in which the signal input terminal SI is connected to the capacitor C 1 and the movable terminal to the clock signal input terminal CLK 1 via the diode D 1 . Connected to the input terminal (+), and the output side of the operational amplifier OP 2 is connected to the non-inverting input terminal of the capacitor C 2 , the electronic switch SW 3 , and the operational amplifier OP 3 through a diode D 2 . +) And the output side of the operational amplifier OP 2 (OP 3 ) is connected to one side and the other fixed terminal (a 2 ) (b 2 ) of the electronic switch SW 2 with the movable terminal connected to the signal output terminal SO. ), While the signal input terminal SI is connected to the control terminal of the electronic switch SW 3 via a mono multi (MM), and the connection point is connected with the clock signal input terminal CLK 1 . connected to the clock terminal (CK 5) of the flip-flop (FF 5) through (NOR 1), and an output terminal (Q 5) of the flip-flop (FF 5) is connected to the movable terminal of the electronic switch (SW 2) Configured A signal conversion circuit according to claim.
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