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다층 배선구조 반도체 장치의 제조방법Method for manufacturing a multilayer wiring structure semiconductor device
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.
제2(A)-(D)도는 본발명에 따른 제조공정도.2 (A)-(D) are manufacturing process diagrams according to the present invention.
Claims (2)
다층 배선구조 반도체 장치의 제조방법에 있어서, 반도체 기판상의 제1절연층(11)상에 상기 반도체 기판에 형성된 소자의 소정부분과 접속을 하기 위한 금속층(12)을 도포하고 전극 패턴을 형성한 후 그 상부 전면에 절연산화막 전유물 형성을 위한 제2저온 절연산화막(13)을 도포하는 제1공정과, 상기 금속층(12)상부에 소정두께의 저온산화막이 남을 때가지 이방성 건식 에칭을 실시하여 상기 금속층(12)벽면에 소정의 산화막 잔유물을 형성하는 제2공정과, 전면에 제3저온산화막(14)을 도포하고 다시 에칭을 실시하여 상기 제2저온산화막의 잔유물에 덧붙여 제3저온 산화막 잔유물을 형성하는 제3공정과, 전면에 금속전극 물질층간의 절연을 목적으로 하는 저온 중간절연막(15)을 도포하는 제3공정을 구비하여 상기 공정들의 연속으로 평탄성 높은 중간절연막을 형성함을 특징으로 하는 다층배선구조 반도체 장치의 제조방법.In the method for manufacturing a multilayer wiring structure semiconductor device, after applying a metal layer 12 for connecting to a predetermined portion of the element formed on the semiconductor substrate on the first insulating layer 11 on the semiconductor substrate and forming an electrode pattern A first step of applying a second low temperature insulating oxide film 13 for forming an insulating oxide film on the entire upper surface thereof, and performing anisotropic dry etching until a low-temperature oxide film having a predetermined thickness remains on the metal layer 12, thereby forming the metal layer. (12) a second step of forming a predetermined oxide film residue on a wall surface, and applying a third cryogenic oxide film 14 to the entire surface and etching again to form a third cryogenic oxide film residue in addition to the residue of the second cryogenic oxide film. And a third step of applying a low temperature intermediate insulating film 15 for the purpose of insulating the metal electrode material layer on the front surface thereof. A method for manufacturing a multilayer wiring structure semiconductor device, characterized by forming a.제2항에 있어서, 상기 제3공정을 1회이상 반복실시함을 특징으로 하는 다층배선구조 반도체 장치의 제조방법.The method for manufacturing a multilayer wiring structure semiconductor device according to claim 2, wherein the third step is repeated one or more times.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019870006288A1987-06-201987-06-20
Method for manufacturing a multilayer wiring structure semiconductor device
KR890001192A
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